数字集成电路：组合逻辑门的设计.ppt

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2024-04-02 发布于湖南
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数字集成电路：组合逻辑门的设计.ppt

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*门的逻辑努力*累加分支努力分支努力:*多级网络Stageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+Shi*每阶段最佳努力Wheneachstagebearsthesameeffort:MinimumpathdelayEffectivefanoutofeachstage:Stageefforts:g1f1=g2f2=…=gNfN*阶段最佳数量Foragivenload,andgiveninputcapacitanceofthefirstgateFindoptimalnumberofstagesandoptimalsizingSubstitute‘beststageeffort’*逻辑努力FromSutherland,Sproull*例:最佳路径Effectivefanout,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

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f=5/c*例:最佳路径g=1

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f=5/cEffectivefanout,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59*例:最佳路径Effectivefanout,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=1*例–8输入AND*逻辑努力的方法Computethepatheffort:F=GBHFindthebestnumberofstagesN~log4FComputethestageeffortf=F1/NSketchthepathwiththisnumberofstagesWorkeitherfromeitherend,findsizes:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.*小结Sutherland,SproullHarris*有比逻辑*有比逻辑*有比逻辑*有效负载*伪NMOS*伪NMOSVTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin[V]Vout[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5*改良的负载*改良的负载(2)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2差分串联电压开关逻辑(DCVSL)*DCVSLExample*DCVSL瞬态响应00.20.40.60.81.0-0.50.51.52.5时间[ns]Voltage[V]ABABA,BA,B*传输管逻辑*传输管逻辑*例:AND门*单一NMOS逻辑00.511.520.01.02.03.0时间[ns]Voltage[V]xOutIn*单一NMOS开关A=2.5VBC=2.5VCLA=2.5VC=2.5VBM2M1MnThresholdvoltagelosscausesstaticpowerconsumptionVBdoesnotpullupto2.5V,but2.5V-VTNN