数字秒表课程设计报告.docxVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多

摘要

数字秒表主要由脉冲电路、计时控制器、计数电路、译码电路及数字显示单元电路等部分构成,其中计时控制电路按实现的功能可分为复位开关电路和起停开关电路,为消去开关按键时的抖动,运用了SR锁存器构成机械开关作为消抖电路。计时电路由六块74HC161芯片和六个与非门构成,运用反馈置数法构成的十进制模块电路及六进制模块电路共同组成整个计时电路。为消去开关按键时的抖动,运用了SR锁存器构成机械开关作为消抖电路。此设计为体育比赛的数字秒表,输入时钟脉冲频率为1kHZ,能够显示0.01秒的时间,最长时

间为59分59秒99毫秒。

关键字:74HC161计数器反馈置数法消抖SR锁存器

2

目录

一、数字秒表设计要求 3

1.1基本要求 3

1.2发挥部分 3

二、总体设计方案 3

三、数字秒表的构成 4

3.1计数电路 4

3.1.1计时器 4

3.1.2计数电路 5

3.1.2.1十进制模块电路 5

3.1.2.2六进制模块电路 5

3.1.2.3一百进制模块电路 6

3.1.2.4六十进制模块电路 7

3.2译码电路 8

3.3数字显示电路 9

3.4复位清零功能 9

3.5开关及内部消抖 10

四、总电路图 11

五、课程设计总结报告 12

六、参考文献 12

3

时钟

时钟脉冲输入

计时起停电路

译码电路

七段

管显示时间

一、数字秒表设计要求

1.1基本要求

(1)设计用于体育比赛的数字秒表,要求计时精度大于0.01秒,计时器能显示0.01秒的时间,提供给

计时器内部的脉冲频率应大于100HZ,这里选用1KHZ。

(2)计时器的最长计时时间为1小时,为此需要一个六位的显示器,显示的最长时间为59分59秒99毫

秒。

(3)设置有复位和起停开关。复位开关用来使计时器清零,并作好计时准备。起停开关的使用方法与传统的机械式计时器相同,即按一下起停开关,启动计时器开始计时,在按一下起停开关,计时终止。复位

开关可以在任何情况下使用。

1.2发挥部分

复位开关和起停开关有内部消抖处理。

二、总体设计方案

数字秒表主要由脉冲电路、计数电路、译码器、显示器等部分组成。时钟脉冲电路产生1KHZ脉冲,并将脉冲信号输入计数电路使计数电路工作。计数电路结果由74HC4511译码器组成的译码电路译码,并

通过由7SEG-COM-CAT-BLUE七段数码管组成的显示器显示时间。数字秒表的设计逻辑框图如图:

六十进制分计时电

六十进制秒进制

电路

一百进制毫秒计数

电路

复位清零电路

4

三、数字秒表的构成

3.1计数电路

3.1.1计时器

计时器是秒表设计的核心部分,本次秒表设计采用计数器74HC161(见图1.1)。74HC161是四位二进制同步计数器,具有同步置数、异步清零的功能。DO~D3为数据输入端,Q0~Q3端为数据输出端,ENP、ENT

为使能端,CLK为时钟端,MR为数据清零端,LOAD为置数端,RCO进位输出端

(RCO=Q0·Q1·Q2·Q3·ENT).设计时使能端ENP、ENT接一个高电平,CLK接收时钟脉冲开始计数。

74HC161是具有同步预置功能的计数器,在其计数过程中,可以将它输出的任何一个状态通过译码,产生一个预置控制信号反馈至预置控制端,在下一个CP脉冲作用后,计数器就会把预置数据输入端D0、D1、D2、D3的状态置入计数器。预置信号消失后,计数器就从被置入的状态开始重新计数。该电路从由十进制模块组成的100分频电路开始,如图所示,在其计数过程中,可以将它输出的任何一个状态通过译码,产生一个预置控制信号反馈至预置控制端,在下一个CP脉冲作用后,计数器就会把预置数据输入端D3、D2、D1、DO的状态置入计数器。预置信号消失后,计数器就从被置入的状态开始重新计数。设计过程中采

用的是反馈置数法。

图1.1如图为74HC161计数器示意图

5

3.1.2计数电路

3.1.2.1十进制模块电路

设计十进制模块电路过程中采用的是反馈置数法。预置74HC161计数器数据输入端D0、D1、D2、

D3为零,把QO端和Q3端输出信号经一个与非门处理后将信号反馈到置数端(LOAD)。当计数器输出为

1001时,在第10个脉冲作用下,置数端LOAD工作,计数器输出端Q?、Q、Q?

文档评论(0)

178****5311 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档