8位十进制频率计设计 EDA技术与Verilog HDL实验报告.pdf

8位十进制频率计设计

一．实验目的

熟悉在QuartusII下设计2位和8位十进制频率计。

二．实验内容

在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。

三．程序清单

频率计顶层文件设计：

（1）2位十进制频率计

Conter8.bdf图形输入：

tf_ctro.bdf图形输入：

ft_top.bdf图形输入:

conter100.v文本输入:

moduleconter100(CLK,CLR,EN,cout,ge,shi);

inputCLK,EN,CLR;

output[3:0]ge;

output[3:0]shi;

outputcout;

regcout;

reg[3:0]ge;

reg[3:0]shi;

always@(posedgeCLK)

if(!CLR)

begin

ge=0;

shi=0;

cout=0;

end

elseif((ge==9)(shi==9))

begin

ge=0;

shi=0;

cout=1;

end

elseif(ge==9)

begin

ge=0;

shi=shi+1;

cout=0;

end

else

begin

ge=ge+1;

shi=shi;

cout=0;

end

endmodule

tf_ctro.v文本输入：

moduletf_ctro(clk,en,clr,lock);

inputclk;

outputen,clr,lock;

regen,clr,lock;

integerd=0;

always@(posedgeclk)

begin

d=d+1;

if(d==1)

begin

en=0;

lock=0;

clr=0;end

elseif(d==2)

begin

lock=1;

en=0;

clr=0;

end

elseif(d==3)

begin

lock=0;