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（时间管理）建立时间与保

持时间

建立时间和保持时间

建立时间（Tsu：setuptime）是指于时钟沿到来之前数据从不稳定到稳定所需的时间，如果

建立的时间不满足要求那么数据将不能于这个时钟上升沿被稳定的打入触发器；保持时间

（Th：holdtime）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也

不能被稳定的打入触发器。建立和保持时间的简单示意图如下图1所示。

图1保持时间和建立时间的示意图

于FPGA设计的同壹个模块中常常是包含组合逻辑和时序逻辑，为了保证于这些逻辑的接口

处数据能稳定的被处理，那么对建立时间和保持时间建立清晰的概念非常重要。下面于认识

了建立时间和保持时间的概念上思考如下的问题。

图2同步设计中的壹个基本模型

图2为统壹采用壹个时钟的同步设计中壹个基本的模型。图中Tco是触发器的数据输出的延

时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第

壹个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，

最小为T2min。问第二个触发器D2立时间T3和保持时间T4应该满足什么条件，或者是知

道了T3和T4那么能容许的最大时钟周期是多少。这个问题是于设计中必须考虑的问题，只

有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。

下面通过时序图来分析：设第壹个触发器的输入为D1，输出为Q1,第二个触发器的输入为

D2，输出为Q2；

时钟统壹于上升沿进行采样，为了便于分析我们讨论俩种情况即第壹：假设时钟的延时Tpd

为零，其实这种情况于FPGA设计中是常常满足的，由于于FPGA设计中壹般是采用统壹的

系统时钟，也就是利用从全局时钟管脚输入的时钟，这样于内部时钟的延时完全能够忽略不

计。这种情况下不必考虑保持时间，因为每个数据均是保持壹个时钟节拍同时又有线路的延

时，也就是均是基于CLOCK的延迟远小于数据的延迟基础上，所以保持时间均能满足要求，

重点是要关心建立时间，此时如果D2的建立时间满足要求那么时序图应该如图3所示。

从图中能够见出如果：

T-Tco-TdelayT3

即：TdelayT-Tco-T3

那么就满足了建立时间的要求，其中T为时钟的周期，这种情况下第二个触发器就能于第二

个时钟的升沿就能稳定的采到D2，时序图如图3所示。

图3符合要求的时序图

如果组合逻辑的延时过大使得T-Tco-TdelayT3

那么将不满足要求，第二个触发器就于第二个时钟的升沿将采到的是壹个不定态，如图4所

示。那么电路将不能正常的工作。

图4组合逻辑的延时过大时序不满足要求

从而能够推出

T-Tco-T2max＝T3

这也就是要求的D2的建立时间。

从上面的时序图中也能够见出，D2的建立时间和保持时间和D1的建立和保持时间是没有关

系的，而只和D2前面的组合逻辑和D1的数据传输延时有关，这也是壹个很重要的结论。

说明了延时没有叠加效应。

第二种情况如果时钟存于延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。

时钟出现较大的延时多是采用了异步时钟的设计方法，这种方法较难保证数据的同步性，所

以实际的设计中很少采用。此时如果建立时间和保持时间均满足要求那么输出的时序如图5

所示。

图5时钟存于延时但满足时序

从图5中能够容易的见出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：

Tpd＋T-Tco-T2max＝T3

由于建立时间和保持时间的和是稳定的壹个时钟周期，如果时钟有延时，同时数据的延时也

较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时

间要求时就不能采集到正确的数据，如图6所示。

这时即T－（Tpd+T－Tco-T2min）T4,就不满足要求了，所以D2的保持时间应该为：

T－（Tpd+T－Tco-T2min）＝T4即Tco＋T2min-Tpd＝T4

从上式也能够见出如果Tpd＝0也就是时钟的延时为0那么同样是要