实验六 Verilog设计分频器计数器电路答案.pdfVIP

实验六Ｖerilog设计分频器/计数器电路

一、实验目的

1、进一步掌握最基本时序电路的实现方法;

2、学习分频器/计数器时序电路程序的编写方法；

３、进一步学习同步和异步时序电路程序的编写方法。

二、实验内容

1、用Verｉlog设计一个10分频的分频器,要求输入为cｌocｋ（上升沿有效)，reseｔ（低

电平复位）,输出clocｋout为4个clock周期的低电平，4个ｃlｏcｋ周期的高电平）,文

件命名为fｅnｐinｑｉ10。v.

2、用Verilｏg设计一异步清零的十进制加法计数器,要求输入为时钟端ＣLＫ（上升沿）和

异步清除端CLＲ（高电平复位），输出为进位端C和4位计数输出端Q,文件命名为ｃouｔe

ｒ1０．v。

3、用Verilog设计８位同步二进制加减法计数器,输入为时钟端ＣLK(上升沿有效)和异步清

除端CLR(低电平有效)，加减控制端ＵＰDOWN,当UPDOＷＮ为1时执行加法计数，为0时执

行减法计数;输出为进位端Ｃ和8位计数输出端Ｑ,文件命名为coutｅr8.v。

4、用VEＲILＯG设计一可变模数计数器，设计要求：令输入信号M１和Ｍ0控制计数模,当

M1M0=00时为模1８加法计数器；M1M０=0１时为模4加法计数器；当M1M0=１0时为模12

加法计数器；M1M0=1１时为模6加法计数器，输入cｌk上升沿有效，文件命名为mcouｔ5。

ｖ。

5、ＶｅriｌogHＤL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器

的元件符号如图所示，ＣLＫ是时钟输入端，上升沿有效;ENA是时钟使能控制输入端，高电

平有效,当ENA=1时，时钟CＬK才能输入;ＣＬR是复位输入端，高电平有效,异步清零；Ｑ

［３．。0］是计数器低4位状态输出端，Q[7.．0]是高4位状态输出端；ＣＯUT是进位输

出端.

三、实验步骤

实验一：分频器

1、建立工程

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2、创建VeｒilogHDＬ文件

3、输入10分频器程序代码并保存

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4、进行综合编译

5、新建波形文件

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6、导入引脚

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7、设置信号源并保存

8、生成网表

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9、功能仿真

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10、仿真结果分析

由仿真结果可以看出ｃlockoｕｔ输出５个ｃloｃｋ周期的低电平和5个clock的高电

平达到10分频的效果，设计正确。

实验二:十进制加法计数器(异步清零）

1、建立工程

2、创建VerilogHＤL文件

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3、输入加法计数器代码并保存

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4、进行综合编译

5、新建波形文件

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7、设置信号源并保存