FPGACPLD结构与应用课件.pptVIP

KX康芯科技3.4FPGA的結構與工作原理3.4.1查找表邏輯結構圖3-32FPGA查找表單元圖3-33FPGA查找表單元內部結構KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-34CycloneLE結構圖KX康芯科技3.4FPGA的結構與工作原理3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-35CycloneLE普通模式KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-36CycloneLE動態算術模式KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-37CycloneLAB結構KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-38LAB陣列KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-39LAB控制信號生成KX康芯科技3.4.2Cyclone/CycloneII系列器件的結構與原理圖2-40快速進位選擇鏈KX康芯科技3.4FPGA的結構與工作原理3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-41LUT鏈和寄存器鏈的使用KX康芯科技3.4FPGA的結構與工作原理3.4.2Cyclone/CycloneII系列器件的結構與原理圖3-42LVDS連接KX康芯科技3.5硬體測試技術3.5.1內部邏輯測試圖3-43邊界掃描電路結構3.5.2JTAG邊界掃描測試KX康芯科技3.5硬體測試技術表3-1邊界掃描IO引腳功能3.5.2JTAG邊界掃描測試引腳描述功能TDI測試數據輸入(TestDataInput)測試指令和編程數據的串行輸入引腳。數據在TCK的上升沿移入。TDO測試數據輸出(TestDataOutput)測試指令和編程數據的串行輸出引腳，數據在TCK的下降沿移出。如果數據沒有被移出時，該引腳處於高阻態。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負責TAP控制器的轉換。TMS必須在TCK的上升沿到來之前穩定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發生在上升沿，而另一些發生在下降沿。TRST測試複位輸入(TestResetInput)低電平有效，非同步複位邊界掃描電路(在IEEE規範中，該引腳可選)。FPGA/CPLD結構與應用3.1概述KX康芯科技基本門組合電路時序電路圖3-1基本PLD器件的原理結構圖KX康芯科技3.1概述3.1.1可編程邏輯器件的發展歷程PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGAKX康芯科技3.1概述3.1.2可編程邏輯器件的分類圖3-2PLD按集成度分類KX康芯科技3.2簡單可編程邏輯器件原理3.2.1電路符號表示圖3-3常用邏輯門符號與現有國標符號的對照KX康芯科技3.2簡單可編程邏輯器件原理3.2.1電路符號表示圖3-4PLD的互補緩衝器圖3-5PLD的互補輸入圖3-6PLD中與陣列表示KX康芯科技3.2簡單可編程邏輯器件原理3.2.1電路符號表示圖3-7PLD中或陣列的表示圖3-8陣列線連接表示KX康芯科技3.2簡單可編程邏輯器件原理3.2.2PROM圖3-9PROM基本結構KX康芯科技3.2簡單可編程邏輯器件原理3.2.2PROM圖3-10PROM的邏輯陣列結構KX康芯科技3.2簡單可編程邏輯器件原理3.2.2PROM圖3-11PROM表達的PLD陣列圖KX康芯科技3.2簡單可編程邏輯器件原理3.2.2PROM圖3-12用PROM完成半加器邏輯陣列KX康芯科技3.2簡單可編程邏輯器件原