电子电路实验.ppt

第1页，共14页，星期日，2025年，2月5日电子电路EDA实验二、实验设备微型计算机EDA实验箱ZYE1502C第2页，共14页，星期日，2025年，2月5日实验一原理图输入设计组合逻辑电路一、实验目的通过简单组合逻辑电路的设计，初步了解CPLD设计的全过程和相关EDA软件MAX+plusII的使用。掌握原理图输入的设计方法和流程，学会对实验开发系统中的CPLD的编程下载、硬件测试。二、实验内容1.用基本的门电路设计一个5人表决决电路，参加表决者5人，同意为1，不同意为0，同意者过半数表决通过，绿指示灯亮，不通过则红指示灯亮。第3页，共14页，星期日，2025年，2月5日实验一原理图输入设计组合逻辑电路2.按照利用MAX+plusII软件设计数字电路的流程，完成原理图输入、编译、仿真、引脚锁定、下载及硬件测试。3.实验连线：5个输入端D1、D2、D3、D4、D5所锁定的CPLD管脚接5个拨位开关，2个输出端信号管脚接相颜色的LED灯。第4页，共14页，星期日，2025年，2月5日实验二原理图输入设计时序逻辑电路一、实验目的通过一个四位异步二进制加法计数器的设计，掌握CPLD设计的全过程和相关EDA软件MAX+plusII的使用。掌握层次化设计的方法。二、实验内容1.用D触发器和门电路设计两位异步二进制加法计数器，完成原理图输入、编译、仿真和包装元件入库。第5页，共14页，星期日，2025年，2月5日实验二原理图输入设计时序逻辑电路2.建立一个更高的原理图输入层次，利用以上获得的两位异步二进制加法计数器完成四位异步二进制加法计数器的设计，并完成编译、仿真、引脚锁定、下载及硬件测试。3.实验连线：清零端Reset接按键开关，clk时钟源（clk＜1Hz），四位输出D3、D2、D1、D0接四个LED灯。第6页，共14页，星期日，2025年，2月5日实验三文本输入设计逻辑门电路一、实验目的熟悉MAX+plusII的文本设计全过程，掌握简单逻辑电路的VHDL描述、文本输入、仿真和硬件下载测试。二、实验内容1.使用VHDL中定义的逻辑操作符，设计一个能同时实现与门、或门、与非门、或非门、异或门及反相器的基本门电路。要求输入端口为A、B。输出端口为YANDYOR、YNAND、YNOR、YXOR、YNOT。2.完成文本输入、编译、仿真、引脚锁定、下载及硬件测试。第7页，共14页，星期日，2025年，2月5日实验四扫描显示电路的驱动一、实验目的1.了解八位七段LED数码管扫描显示的原理。2.学习同时使用文本输入和原理图输入设计数字电路方法。二、实验内容1.使用VHDL的CASE语句，设计七段译码器程序，并完成文本输入、编译、仿真。第8页，共14页，星期日，2025年，2月5日实验四扫描显示电路的驱动2.打开图形编辑窗，从宏功能元件库中调出74193，设计地址产生器。调出己设计好的七段译码器元件，按图示电路连接，组成扫描显示电路并完成原理图输入、编译、仿真、引脚锁定、下载及硬件测试。下载完毕后，数码管循环显示“F～0”。第9页，共14页，星期日，2025年，2月5日实验四扫描显示电路的驱动3.实验连线清零信号RESET所锁定的管脚接按键开关。时钟CLK接时钟源（F=1Hz左右）。地址信号SEL2、SEL1、SEL0锁定的管脚同P37处的连接线孔SEL2、SEL1、SEL0相连。代表7段码驱动信写A、B、C、D、E、F、G锁定的管脚同PCLK处的连接线孔A、B、C、D、E、F、G相连。第10页，共14页，星期日，2025年，2月5日