数字电路与逻辑设计第讲.pptVIP

2、多位数值比较器

下面以两个四位二进制数为例，对多位数值比较器的工作原理进行分析。 设A、B是两个四位二进制数A3A2A1A0和B3B2B1B0。对多位二进制数进行比较时，应从高位开始比较，只有当高位相等时才比较低位，即若A3B3，则AB；若A3B3，则AB；若A3=B3，则应比较次高位中的A2、B2，方法同上，依此类推，直至比较到最低位为止。 CC14585是一能对两个四位二进制数进行比较的CMOS集成电路，除此以外，CT54LS85/CT74LS85也为四位数值比较器。第63页，共98页，星期日，2025年，2月5日4位数值比较器CC14585第64页，共98页，星期日，2025年，2月5日CC14585功能表由功能表可知，当（A3B3）或（A3=B3、A2B2）或（A3=B3、A2=B、A1B1）或（A3=B3、A2=B2、A1=B1、A0B0），只要出现四种情况当中的任何一种，则AB，对应F(AB)=1，而此时F(A=B)=0，F(AB)=0。由功能表可知，当（A3B3）或（A3=B3、A2B2）或（A3=B3、A2=B、A1B1）或（A3=B3、A2=B2、A1=B1、A0B0），只要出现四种情况当中的任何一种，则AB，对应F(AB)=1，而此时F(A=B)=0，F(AB)=0。当（A3=B3、A2=B2、A1=B1、A0=B0）时，输出F(A=B)的值取决于芯片级联输入端的值，该级联端是用来输入低四位的比较结果的。如果级联输入端AB有效，则输出结果为F(AB)=1，其它输出端为0；如果级联输入端A=B有效，则输出结果为F(A=B)=1，其它输出端为0；如果级联输入端AB有效，则输出结果为F(AB)=1，其它输出端为0。第65页，共98页，星期日，2025年，2月5日第八节算术运算电路一、二进制加法器1、半加器——只能进行本位加数、被加数的加法运算而不考虑低位进位。 列出半加器的真值表：画出逻辑电路图由真值表直接写出表达式:第66页，共98页，星期日，2025年，2月5日 如果想用与非门组成半加器，则将上式用代数法变换成与非形式：由此画出用与非门组成的半加器半加器国际符号第67页，共98页，星期日，2025年，2月5日2、全加器——对一位二进制数及来自低位的“进位”进行相加，并产生“和”与“进位”。由真值表直接写出逻辑表达式，再经代数法化简和转换得：第68页，共98页，星期日，2025年，2月5日根据逻辑表达式画出全加器的逻辑电路图：全加器国际符号第69页，共98页，星期日，2025年，2月5日当译码器正常工作时，输出函数式为：第31页，共98页，星期日，2025年，2月5日74138逻辑电路图第32页，共98页，星期日，2025年，2月5日2、8421BCD译码器－7442 7442是一种可将10个8421BCD代码译成10个高、低电平输出信号的组合逻辑电路。其原理与3线－8线译码器类似，只不过它有4个输入端，10个输出端。在4个输入代码的十六种组合中，其中六种组合没有对应的输出端。这六组代码称为伪码，当伪码输入时，输出端均为无效电平，故7442译码器具有拒绝伪码的功能。第33页，共98页，星期日，2025年，2月5日7442逻辑电路图第34页，共98页，星期日，2025年，2月5日三、集成译码器的应用1、译码器的扩展 用两片74138扩展为4线—16线译码器第35页，共98页，星期日，2025年，2月5日2、用译码器和门电路实现逻辑函数解：将逻辑函数转换成最小项表达式，再转换成与非—与非形式。 用一片74138加一个与非门就可实现该逻辑函数=m3+m5+m6+m7=ABCL00000010010001111000101111011111举例1，用74138实现下面的逻辑函数第36页，共98页，星期日，2025年，2月5日举例2，某组合逻辑电路的真值表如下表所示，试用译码器和门电路设计该逻辑电路。解：写出各输出的最小项表达式，再转换成与非—与非形式:第37页，共98页，星期日，2025年，2月5日 用一片74138加三个与非门就可实现该组合逻辑电路 注意：用译码器实现多输出逻辑函数时，优点更明显第38页，共98页，星期日，2025年，2月5日四、显示译码器

1.数码显示器

目前常用的数码显示器是七段字符显示器，这种数码显示器因由七段发光的线段拼合而成，故取名七段字符显示器，它包括半导体数码管及液晶显示器两种。

(1)半导体数码管

这种数码管的每一