逻辑设计技术课件.pptVIP

改進的動態觸發器2025-4-4*邏輯設計技術2025-4-4*第一節MOS管的串、並聯特性電晶體的驅動能力是用其導電因數β來表示的，β值越大，其驅動能力越強。多個管子的串、並情況下，其等效導電因數應如何推導？一、兩管串聯：2025-4-4*設：Vt相同，工作線上性區。將上式代入（1）得：由等效管得：2025-4-4*比較（3）（4）得：同理可推出N個管子串聯使用時，其等效增益因數為：2025-4-4*二、兩管並聯：同理可證，N個Vt相等的管子並聯使用時：2025-4-4*第二節各種邏輯門的實現一、與非門：2025-4-4*與非門電路的驅動能力在一個組合邏輯電路中，為了使各種組合門電路之間能夠很好地匹配，各個邏輯門的驅動能力都要與標準反相器相當。即在各種工作條件下，各個邏輯門的驅動能力至少不低於標準反相器的驅動能力。設：標準反相器的導電因數為：βn=βp2025-4-4*設：與非門的導電因數為：βn1=βn2=β’nβp1=βp2=β’p（1）a，b=1，1時，下拉管的等效導電因數：βeffn=β’n/2（2）a，b=0，0時，上拉管的等效導電因數：βeffp=2β’p（3）a，b=1，0或0，1時，上拉管的等效導電因數：βeffp=β’p綜合以上情況，驅動能力最低的工作情況是（1）（3），應使：βeffp=βp=β’p；βeffn=βn=β’n/2即要求p管的溝道寬度比n管大1.25倍以上。2025-4-4*二、或非門：2025-4-4*設：或非門的導電因數為：βn1=βn2=β’nβp1=βp2=β’p(1)當a，b=0，0時，上拉管的等效導電因數：βeffp=β’p/2(2)當a，b=1，1時，下拉管的等效導電因數：βeffn=2β’n(3)當a，b=1，0或0，1時，下拉管的等效導電因數：βeffn=β’n綜合以上情況，在驅動能力最低的工作情況（1）（3），應使：βeffp=β’p/2=βp；βeffn=β’n=βn即：β’p=2β’n所以W’p/W’n=2μn/μp≈2?2.5=5即要求p管的寬度要比n管寬度大5倍。2025-4-4*三、CMOS與或非門:2025-4-4*(1)a,b,c,d=0,0,0,0時：βeffp=β’p(2)a,b,c,d=1,1,1,1時：βeffn=β’n(3)a,b,c,d有一個為1時：βeffp=2β’p/3(4)a,b,c,d=1,1,0,0或a,b,c,d=0,0,1,1時：βeffn=β’n/2(5)a,b,c,d=0,1,0,1或1,0,1,0或0,1,1,0或1,0,0,1時：βeffp=β’p/2綜合以上情況，在驅動能力最低的工作情況（4）（5），應使：βeffp=β’p/2=βpβeffn=β’n/2=βn則：W’p/W’n=μn/μp≈2.52025-4-4*四、CMOS傳輸門（1）單管傳輸門一個MOS管可以作為一個開關使用，電路中Cl是其負載電容。當Vg=0時，T截止，相當於開關斷開。當Vg=1時，T導通，相當於開關合上。2025-4-4*Vi〈Vg-Vt時：輸入端處於開啟狀態，設初始時Vo=0，則Vi剛加上時，輸出端也處於開啟狀態，MOS管導通，溝道電流對負載電容Cl充電，至Vo=Vi。Vi≥Vg-Vt時：輸入溝道被夾斷，設此時Vo〈Vg-Vt，則Vi剛加上時，輸出端導通，溝道電流對Cl充電，隨著Vo的上升，溝道電流逐漸減小，當Vo=Vg-Vt時，輸出端也夾斷，MOS管截止，Vo保持Vg-Vt不變。綜上所述：ViVg-Vt時，MOS管無損地傳輸信號Vi≥Vg-Vt時，Vo=Vg-Vt信號傳輸有損失，為不使Vo有損失需增大Vg。2025-4-4*（2）CMOS傳輸門為了解決NMOS管在傳輸時的信號損失，通常採用CMOS傳輸門作為開關使用。它是由一個N管和一個P管構成。工作時，NMOS管的襯底接地，PMOS管的襯底接電源，且NMOS管柵壓Vgn與PMOS管的柵壓Vgp極性相反。ViVoVgnVddV