数字集成电路实验报告——8-3编码器RTL设计与实现.pdfVIP

数字实验报告3.3.6——8-3编

14电子

一、RTL结构

二、RTL波形

三、源代码

libraryIEEE;

useIEEE.std_logic_1164.all;

entityencoder8_3is

port(S:instd_logic_vector(7downto0);

reset:instd_logic;

Y:outstd_logic_vector(2downto0));

endentityencoder8_3;

architectureencoder1ofencoder8_3is

signaly0:std_logic_vector(2downto0);

begin

process(reset,y0)

begin

if(reset=1)then--端

y=000;

else

y=y0;

数字实验报告3.3.6——8‑3编

14电子

一、RTL结构

二、RTL波形

三、代码

IEEE馆；使用

IEEE.std_logic_1164.all；实体

encoder8_3是端口（S：in

std_logic_vector（7downto0）；重置：

instd_logic；Y：outstd_logic_vector

（2downto0））；结束实体编8_3；

encoder8_3的架构encoder1是信号

y0：std_logic_vector(2downto

0)；beginprocess(reset,y0)

beginif(reset=1)then‑‑端y=

000;否则y=y0;

endif;

endprocess;

withSselect

Y0=000when

001when

010when

011when

100when

101when

110when

111whenothers;

endarchitectureencoder1;

四、测试文件代码

LIBRARYieee;

USEieee.std_logic_1164.all;

ENTITYencoder8_3_vhd_tstIS

ENDencoder8_3_vhd_tst;

ARCHITECTUREencoder8_3_archOFencoder8_3_vhd_tstIS

SIGNALS1:STD_LOGIC_VECTOR(7DOWNTO0);

SIGNALRESET1:STD_LOGIC;

SIGNALY1:STD_LOGIC_VECTOR(2DOWNTO0);

COMPONENTencoder8_3

PORT(

S:INSTD_LOGIC_VECTOR(7DOWNTO0);

reset:INSTD_LOGIC;

Y:OUTSTD_LOGIC_VECTOR(2DOWNTO0)

);

ENDCOMPONENT;

BEGIN

i1:encoder8_3

PORTMAP(

S=S1,

reset=reset1,

Y=Y1