在逻辑电路图.PPTVIP

③优先权处理逻辑H7=I7H6=I7I6H5=I7I6I5H4=I7I6I5I4H3=I7I6I5I4I3H2=I7I6I5I4I3I2H1=I7I6I5I4I3I2I1H0=I7I6I5I4I3I2I1I0从上式很容易看出：如果有多个输入请求有效，若Ii为其中优先权最高者，则输出编码必定对应Ii的下标量。④输出编码为：A2=H4+H5+H6+H7A1=H2+H3+H6+H7A0=H1+H3+H5+H7输入信号经优先权处理逻辑处理得到中间信号：H7、H6、H5、H4、H3、H2、H1、H0Hi与Ii的关系是：当Ii是最高优先权且为1时，Hi才为1。即：⑤输出函数表达式A2=H4+H5+H6+H7=I7I6I5I4+I7I6I5+I7I6+I7=I4+I5+I6+I7A1=H2+H3+H6+H7=I7I6I5I4I3I2+I7I6I5I4I3+I7I6+I7=I5I4I2+I5I4I3+I6+I7A0=H1+H3+H5+H7=I7I6I5I4I3I2I1+I7I6I5I4I3+I7I6I5+I7=I6I4I2I1+I6I4I3+I6I5+I7⑥输出使能为：EO=I0+I1+…+I7优先权编码器的级联若需要输入端n8的编码器，则可用多片74LS148级联起来。如用4片74LS148级联成的32-5优先权编码器RA2=G3A2+G2A2+G1A2+G0A2片内编码RA1=G3A1+G2A1+G1A1+G0A1A2A1A0RA0=G3A0+G2A0+G1A0+G0A0构成RA4=G3GS+G2GS片间GSRA3=G3GS+G1GS编码构成/G3A2/G2A2/G3A1/G2A1/G3A0/G2A0/G1A2/G1A1/G1A0/G0A2/G0A1/G0A0/G0GS/G1GS/G2GS/G3GSRGS≥1RA4≥1≥1RA3≥1≥1≥1RA2RA1RA074LS148/REQ31/REQ30/REQ24/REQ23/REQ22/REQ16/REQ15/REQ14/REQ8/REQ7/REQ6/REQ0U1U0U3U2I7I6I0EII7I6I0EII7I6I0EII7I6I0EIA2A0A1EOGSA2A0A1EOGSA2A0A1EOGSA2A0A1EOGS优先权编码器应用举例在多处理器系统中，需对各处理器争用总线作出仲裁。为提高仲裁速度，通常采用并行优先权仲裁方式。在争用总线的各处理器进行优先权分配后，通过优先权编码器和译码器进行裁决。逻辑电路图参见书P128图3.62。3.5.3三态缓冲器Three-StateBuffers三态是指器件的输出有三种状态：即逻辑0（L电平）、逻辑1（H电平）和高阻抗状态（或悬浮态）。最基本的三态器件是三态缓冲器，又称为三态门或三态驱动器。三态缓冲器可使多个源数据分时共享一根公用线，为了避免多个源数据同时驱动共享线，则不能在使能一个源数据的同时使能另一个源数据。三态缓冲器逻辑符号矩形符号变形符号原码输出高有效使能原码输出低有效使能反码输出高有效使能反码输出低有效使能1EN1EN1EN1EN8个数据源共享一根数据线74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BSDATAEN1/EN2/EN3/SELP