可靠设计与高速设计学时分配6.pptVIP

电子科技大学*优化描述方法2：双if语句Process(a,b,c,d,sel)Beginif(sel(3)=‘1’)thenzt=d;elsif(sel(2)=‘1’)thenzt=c;elsif(sel(0)=‘1’)thenzt=a;elsezt=0;endif;if((sel(1)=‘1’)and(sel(2)=‘0’)and(sel(3)=‘0’)thenz=b_late;elsez=zt;endif;Endprocess;电子科技大学*!优化描述方法3：单if嵌套caseProcess(a,b,c,d,sel)Beginif(sel(1)=‘1’)thencase…..Endcase;elsif(sel(3)=‘1’)thenz=d;elsif(sel(2)=‘1’)thenz=c;elsif(sel(0)=‘1’)thenz=a;elsez=0;endif;Endprocess;Casesel(3downto2)iswhen“00”=z=b;when“01”=z=c;when“10”=z=d;whenothers=z=d;Endcase;电子科技大学*方法3综合后的电路图101010100aSel(0)cdb_latezSel(2)Sel(3)Sel(3:1)ztSel(1)dc无优先级mux方法分析方法1和方法2实际上是等效的，都可以生成前述的优化电路；而方法3的结果并不是优化的，b_late到输出z的延时仍然很大。所以要注意，并不是将b_late对应的if条件写在最优先级别处就一定可以获得最小的延时，方法3中b_late被读的条件处理不当会导致b_late进入复杂的硬件从而又增大延迟。代码设计时，必须弄清楚所用的综合工具对特定描述风格的综合结果。一般来说，代码描述的风格不要太抽象化，应该遵循硬件一一对应的模块化原则，这样有利于综合器生成与人脑直观相符合的硬件电路。特别在优化描述时更是应该如此。电子科技大学*调整情况2：控制到达延迟

(Sel(1)-Sel(1)_late)101010100aSel(0)cdzSel(1)Sel(2)Sel(3)b假设分析发现，Sel(1)到达多路选择器的时间比其他Sel(n)晚，那么如何改变设计，以使得时序更加优化？优化思路101010100aSel(0)cdzSel(1)_lateSel(2)Sel(3)b优化思路仍然和b_late的情况一样，因此可以用前述的代码进行优化。电子科技大学*带优先级的电路优化方法总结对于带有优先级别的电路，在进行延时优化时，要兼顾好延时和优先级。对于单纯的if语句描述(singleifstatementORmultipleifstatement)，一般生成的硬件都是越高优先级条件判断对应的模块越靠近输出端。但这不意味着对应的单个控制信号(如Sel(1))的优先级越高。电子科技大学*带优先级的电路优化方法总结(续)如果到达比较晚(即延时较大)的信号(不管是data信号还是control信号)所对应的硬件模块，并不是处于最高优先级处时，那么就应该想办法将该模块向靠近输出端的位置搬移，以减小该信号所在的路径(很可能成为关键路径)的延迟。可以通过搬移if条件模块的方法搬移需要移动的模块；搬移之后，要调整if条件判断式，保证原来的优先级不变。101010100aSel(0)cdb_latezSel(2)Sel(3)Sel(3:1)控制逻辑zt不被搬移的部分保持不动。显然他们之间的优先级关系也不会被改变。为保持不动的部分的输出定义一个信号。因优化而被搬移的部分。记得调整条件判断式，