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TwosComplementerV4.0
March2,2001ProductSpecification
Features
•Drop-inmoduleforVirtexTM-II,VirtexTM,VirtexTM-E,and
SpartanTM-IIFPGAs
XilinxInc.•Supportsinputsupto256bitswide
2100LogicDrive•Optionalregisteredoutputwithoptionalclockenable
SanJose,CA95124andasynchronousandsynchronouscontrols
Phone:•OptionalBypass(Load)capability
Fax:•IncorporatesXilinxSmart-IPtechnologyforum
URL:performance
Support:•Tobeusedwithversion3.1iorlateroftheXilinxCORE
Generator
Figure1:MainTwosComplementerParameterizationScreen
二进制补V44.00二进制补V。
功能描述表1：核信号引脚分配
TwosComplementer模块将其输入总线上呈现的有符号值信号
信号描述
转换为其输出总线上的有符号补码。输出可以是寄存型或者方向
非寄存型。当选择寄存型输出时，还时钟使能、异步A[N:0]输入输入总线
置位、和初始化，以及同步置位、和初始化等选项。旁路输入旁路控制信号
该模块还可选的旁路功能，可将输入端口上的值直接加CE输入时钟使能
载到输出寄存器中。该模块可以选择生成为关系放置宏CLK输入时钟：上升沿时钟信号
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