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2026年大疆fpga校招笔试题及答案

一、单选题（每题2分，共20分）

1.在7系列FPGA中，下列哪条时钟网络具备全局时钟能力且可穿越整个器件？

A.BUFH??B.BUFG??C.BUFIO??D.BUFR

答案：B

2.对于如下代码片段，综合后最可能映射到的硬件单元是：

```verilog

always@(posedgeclk)begin

if(en)q=d;

end

```

A.FDCE??B.LDCE??C.MUXF7??D.SRL16E

答案：A

3.在UltraScale+器件中，实现单端LVDS800Mb/s接收，IODELAY应工作于：

A.IDELAYE3_VAR_LOAD??B.IDELAYE3_FIXED

C.ODELAYE3_VAR_LOAD??D.无需IODELAY

答案：A

4.下列哪条Tcl命令可报告时钟交互路径的SetupSlack？

A.report_timing-delay_typemin_max

B.report_clock_interaction

C.report_timing-setup-max_paths100

D.report_clocks

答案：C

5.若将MMCM的CLKFBOUT_MULT_F设为8，DIVCLK_DIVIDE设为2，输入时钟100MHz，则VCO频率为：

A.200MHz??B.400MHz??C.800MHz??D.1600MHz

答案：B

6.在AXI4-Stream协议中，tkeep信号宽度与下列哪项直接相关？

A.数据总线宽度（字节）??B.突发长度??C.tid宽度??D.tdest宽度

答案：A

7.下列哪条约束可禁止工具对某条跨时钟路径做时序分析？

A.set_false_path??B.set_multicycle_path2

C.set_max_delay??D.set_clock_groups

答案：D

8.在Verilog中，下列哪条语句可在仿真0时刻即赋初值且可综合？

A.initialq=1b0;??B.assignq=1b0;

C.always@(posedgeclk)q=1b0;??D.regq=1b0;

答案：D

9.若BRAM配置为真双端口RAM，端口A512×36bit，端口B1K×18bit，则其资源占用为：

A.1个36KbBRAM??B.2个36KbBRAM

C.1个18KbBRAM??D.与配置无关

答案：A

10.在VivadoImplementation中，哪一步骤首次引入时钟布线？

A.opt_design??B.place_design??C.phys_opt_design??D.route_design

答案：D

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二、多选题（每题3分，共15分，多选少选均不得分）

11.下列哪些属于UltraScale+FPGA中的HardIP？

A.PCIeGen3x16??B.100GEthernetMAC

C.Interlaken12.5G??D.GPIO

答案：A、B、C

12.关于异步FIFO，下列说法正确的是：

A.读写指针需经过格雷码转换

B.满信号由写时钟域产生

C.空信号由读时钟域产生

D.双口BRAM读写冲突需额外处理

答案：A、B、C

13.下列哪些手段可降低动态功耗？

A.降低VCCINT??B.门控时钟

C.降低翻转率??D.增加流水线级数

答案：B、C、D

14.下列哪些属于时序例外（TimingException）？

A.set_false_path??B.set_multicycle_path

C.set_max_delay??D.set_clock_latency

答案：A、B、C

15.在7系列中，下列哪些原语可实现DDR输入接收？

A.IDDR??B.ISERDES??C.IOBUF??D.IBUFDS

答案：A、B

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三、代码阅读题（每题10分，共20分）

16.阅读以下Verilog，回答问题：

```verilog

modulegray2bin(parameter