CN110600537A 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 （电子科技大学）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN110600537A

(43)申请公布日2019.12.20

(21)申请号201911070895.5

(22)申请日2019.11.05

(66)本国优先权数据

201910777573.82019.08.22

CN

HO1L29/739(2006.01)HO1L21/28(2006.01)HO1L21/331(2006.01)

(71)申请人电子科技大学

地址611731四川省成都市高新西区西源

大道2006号

(72)发明人张金平王康赵阳刘竞秀李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

代理人孙一峰

(51)Int.CI.

H01L29/06(2006.01)

H01L29/423(2006.01)

权利要求书3页说明书7页附图9页

(54)发明名称

一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法

(57)摘要

CN110600537A本发明属于功率半导体器件技术领域，涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法。本发明通过在传统的CSTBT基础上引入PMOS结构，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时由于消除了N型电荷存储层14对器件击穿特性的影响，因此可以提高N型电荷存储层14的掺杂浓度来改善器件正向导通时的载流子分布，从而提高了漂移区的电导调制能力降低了器件正向导通压降，并且，L型分离的栅结构减小了器件的栅电容尤其是密勒电容，提高了器件的开关速度，减

CN110600537A

CN110600537A权利要求书1/3页

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1.一种具有PMOS电流嵌位的分离栅CSTBT,包括：背面集电极金属(1)、位于背部集电极金属(1)之上的P型集电区(2)、位于P型集电区(2)之上的N型场阻止层(3)和位于N型场阻止层(3)之上的N-漂移区(4);N-漂移区(4)上层具有分别具有P型埋层(5)和N型电荷存储层(14),且P型埋层(5)下表面的结深大于N型电荷存储层(14)下表面的结深；所述N型电荷存储层(14)上表面具有P型基区(13),P型基区(13)上表面具有并列设置的N+发射区(11)及P+发射区(12);其特征在于，所述P型埋层(5)的上表面具有N型掺杂层(6),N型掺杂层(6)上表面具有P型掺杂层(7);在N型掺杂层(6)、P型掺杂层(7)与N+发射区(11)、P型基区(13)、N型电荷存储层(14)之间具有沟槽栅结构，沟槽栅结构还延伸入P型埋层(5)中；P型埋层(5)、N型掺杂层(6)和P型掺杂层(7)通过分离栅介质层(101)与沟槽栅结构隔离；分离栅介质层(101)中包围有分离栅电极(91),分离栅电极(91)通过分离栅介质层(105)与N-漂移区(4)和N型电荷存储层(14)隔离；沟槽栅结构中还具有栅电极(92),栅电极(92)通过栅介质层(102)与N+发射区(11)、P型基区(13)和N型电荷存储层(14)隔离，栅电极(92)通过多晶硅隔离介质层(103)与分离栅电极(91)隔离；在P型掺杂层(7)、沟槽栅结构、N+发射区(11)和P+发射区(12)上表面覆盖有发射极金属(8),栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)通过介质层(104)与发射极金属(8)隔离；

所述分离栅电极(91)的结深大于N型电荷存储层(14)的结深并小于或等于P型埋层(5)的结深；所述栅电极(92)的结深大于P型基区(13)的结深小并于N型电荷存储层(14)的结深；所述分离栅电极(91)与发射极金属(8)短接。

2.一种具有PMOS电流嵌位的分离栅CSTBT,包括：背面集电极金属(1)、位于背部集电极金属(1)之上并与其连接的P型集电区(2)、位于P型集电区(2)之上并与其连接的N型场阻止层(3)和位于N型场阻止层(3)之上并与其连接的N-漂移区(4);所述N-漂移区(4)上部具有与其连接的P型埋层(5)及位于N-漂移区(4)上部并与其连接的N型电荷存储层(14);所述P型埋层上部具有与其连接的N型掺杂层(6);所述N型掺杂层(6)上部具有与其连接的P型掺杂层(7);所述N型电荷存储层上部具有与其连接的P型基区(13);所述P型