CN105280646B 一种包括多个阶的3d阵列的存储器及其制作方法 （旺宏电子股份有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利

(45)授权

(10)授权公告号CN105280646B公告日2018.04.13

(21)申请号201410767408.1

(22)申请日2014.12.12

(65)同一申请的已公布的文献号申请公布号CN105280646A

(43)申请公布日2016.01.27

(30)优先权数据

14/324,8422014.07.07US

(73)专利权人旺宏电子股份有限公司

地址中国台湾新竹科学工业园区力行路16号

(72)发明人胡志玮叶腾豪

(74)专利代理机构中科专利商标代理有限责任公司11021

(51)Int.CI.

HO1L27/11582(2017.01)

HO1L27/11575(2017.01)

HO1L27/1157(2017.01)

HO1L27/11578(2017.01)

(56)对比文件

TW200816460A,2008.04.01,

CN102881720A,2013.01.16,

US2003/0017621A1,2003.01.23,US2014/0131838A1,2014.05.15,TW200538836A,2005.12.01,

TW201426992A,2014.07.01,

审查员温菊红

代理人任岩

权利要求书3页说明书17页附图27页

(54)发明名称

一种包括多个阶的3D阵列的存储器及其制作方法

(57)摘要

CN105280646B本发明公开了一种包括多个阶的3D阵列的存储器及其制作方法。各阶包括一位线接垫、一源极线接垫及多条半导体材料的条块，条块延伸于位线接垫与源极线接垫之间。源极线接垫包括至少一n型区及至少一p型区。存储器包括多条耦接于此些阶的此些条块的此些条字线。存储器包括多个位于此些字线与此些半导体材料的条块之间的数据储存元件，藉以使多个存储单元设于此些条块与此些字线的多个交叉点。存储器包括耦接源极线接垫的n型区及p型区的电路，用以选择性地致使电流流动于此些条块，其中条块延伸白源极线接垫的

CN105280646B

CN105280646B权利要求书1/3页

2

1.一种存储器，包括：

一半导体材料的条，延伸于一位线接垫与一源极线接垫之间，该源极线接垫包括至少一n型区及至少一p型区；

一栅极，耦接于该条；

一数据储存元件，于该栅极与该条之间，藉以使一存储单元设于该条与该栅极的一交叉点；

一电路，耦接于该源极线接垫的该n型区及该p型区，且选择性地透过致使电流透过该n型区及该p型区其中之一流动于该条。

2.根据权利要求1所述的存储器，包括：

多个该栅极，耦接于位于该位线接垫与该源极线接垫之间该条，其中该条具有比位于该源极线接垫的n型区及p型区更轻的掺杂。

3.根据权利要求2所述的存储器，其中该条作为多个存储单元的一NAND条的多个通道区。

4.根据权利要求1所述的存储器，包括：

一条选择栅极，耦接于该栅极与该位线接垫之间的该条，且用以控制该条与该位线接垫之间的电性连接(electricalconnection);以及

一接地选择栅极，耦接于该栅极与该源极线接垫之间的该条，且用以控制该条与该源极线接垫之间的电性连接。

5.根据权利要求1所述的存储器，其中该源极线接垫包括一设于该条与该至少一n型区之间的辅助栅极通道区，且，且设于该条与该至少一p型区之间的一辅助栅极通道区；以及

一辅助栅极，包括一耦接于这些辅助栅极通道区的导体。

6.一种存储器，包括：

一三维阵列，包括多个阶(level),这些阶的一阶包括一位线接垫、一源极线接垫及一半导体材料的条，该条延伸于该位线接垫与该源极线接垫之间，该源极线接垫包括至少一n型区及至少一p型区；

多条字线，耦接于这些阶的这些条；

多个数据储存元件，位于这些字线与这些半导体材料的条之间，藉以使多个存储单元设于这些条与该字线的多个交叉点；以及

一电路，耦接该源极线接垫的该n型区及该p型区，且用以选择性地致使电流透过该n型区及该p型区其中之一流动于这些条，其中这些条延伸自该源极线接垫的该n型区与该p型区其中之一。

7.根据权利要求6所述的存储器，其中延伸自该源极线接垫的这些半导体条具有比在这些交叉点的该n型区及该p型区更轻度的半导体材料掺杂，