高速FPGA时钟域交叉设计技巧解析.pptVIP

FPGA跨时钟域设计

--Multi-AsynchronousClockDesignofFPGA

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主要内容局部同步设计概念跨时钟域的问题亚稳态（metastability）同步失败（synchronizefailure）同步化同步器（synchronizer）保持存放器和握手（holdandhandshake）异步FIFO设计(asynchronousFIFO)第2页

为何讨论多时钟域设计全同步设计（totallysynchronous）一种时钟全异步设计（totallyasynchronous）没有时钟全局异步,局部同步设计（globallyasynchronous，locallysynchronous）多个独立时钟域，同一时钟域内同步这是我们关心的多时钟域设计不可避免,单一时钟不能满足设计的需求第3页

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亚稳态什么是亚稳态引发亚稳态的原因亚稳态对系统可靠性的危害怎样评估其危害－MTBF怎样减少亚稳态的风险第5页

什么是亚稳态ametastableoutputisundefinedoroscillatesbetweenHIGHandLOWforanindefinitetimeduetomarginaltriggeringofthecircuit.Thismarginaltriggerin