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FPGA应用设计考试试卷及答案

一、单项选择题（每题2分，共20分）

1.以下关于Verilog语言的描述中，错误的是：

A.过程块（always）内的赋值语句必须使用reg类型变量

B.连续赋值语句（assign）只能对wire类型变量赋值

C.非阻塞赋值（=）用于时序逻辑设计，阻塞赋值（=）用于组合逻辑设计

D.生成块（generate）可用于重复实例化模块，但无法实现条件分支

2.FPGA综合过程中，floorplan操作的主要目的是：

A.优化逻辑单元的布局，减少互连线延迟

B.将HDL代码转换为门级网表

C.进行时序分析并标记违反约束的路径

D.生成用于芯片制造的GDSII文件

3.某同步时序电路中，时钟周期T=10ns，寄存器A的输出到寄存器B的输入路径延迟为5ns，寄存器B的建立时间Tsu=1ns，保持时间Th=0.5ns。该路径的时序余量为：

A.10-(5+1)=4ns

B.10-5-1=4ns

C.5-0.5=4.5ns

D.10-(5-1)=6ns

4.关于跨时钟域（CDC）设计，以下说法正确的是：

A.单bit信号跨时钟域时，使用两级触发器同步即可完全消除亚稳态

B.多bit控制信号跨时钟域必须使用FIFO或双口RAM

C.异步FIFO的空满标志需要在各自时钟域内用格雷码同步指