《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 1 D触发器建模.pptxVIP

7.1.1D触发器建模在RTL级描述中，模块的名称是设计者自己给定的，如DFF。时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器

RESCLKDQNQ1xx010↑0010↑110

RESECLKDQNQ1xxx0101↑00100↑10101↑11000↑010

例子是时序单元电路例化建模描述中给出过的标准D触发器，时钟正沿触发，高电平异步复位，且有NQ输出端的D触发器。该D触发器的RTL级描述如下：moduleDFF(D,CLK,RES,Q,NQ);inputD,CLK,RES;outputQ,NQ;regQ,NQ;always@(posedgeCLKorposedgeRES)if(RES)beginQ=0;NQ=1;endelsebeginQ=D;NQ=~D;endendmodule这里的“=”是赋值符，不是关系操作符“小于等于”，表示进行的非阻塞赋值，时钟CLK的上升沿来到后，把D的传输到Q，~D的值传输到NQ。这种赋值方法就是用来描述D触发器等时序逻辑器件的行为。如果感觉比较抽象，想一想D触发器的工作原理。因为要给Q和NQ两个reg型变量进行赋值，因此，用begin和end块语句。posedgeCLK表示时钟的正沿