《VerilogHDL负责数字电路设计（AI助学版）》课件 1 - 3 设计流程.pptxVIP

设计要求说明：说明设计的功能，实现输入矢量X、输出矢量Y功能。对函数

Y=S(X)

的完整电路描述

;行为级描述：根据设计定义，具体描述输入输出信号之间的逻辑关系，侧重于从功能行为层面进行描述，不涉及具体硬件实现细节

RTL级描述：寄存器传输级描述，描述寄存器之间数据如何流动，给出数据之间的逻辑关系。精确的描述每个时钟的数据流动过程，包括数据之间进行的逻辑运算和存储

功能验证与测试：测试用HDL级描述的电路功能，验证电路功能是否与行为描述的功能一致。电路的HDL功能描述是指用门级描述和RTL级描述的可综合的代码。仿真激励信号也是用HDL描述的信号发生器

逻辑综合与时序验证：逻辑综合是利用EDA工具，把用HDL语言描述的电路翻译为指定工艺库的门级网表表示的电路系统。由于网表中的逻辑器件是特定的工艺库的物理器件，这些器件含有延时信息。因此，此处的时序验证为静态时序分析。也就是，EDA工具的逻辑综合工具把RTL描述翻译为指定工艺库的门级网表时，必须要满足时序的要求。逻辑综合得到的门级网表就是满足时序要求的网表;逻辑验证与测试：此时的门级网表含有器件延时，对门级网表进行时序功能仿真测试，验证该网表功能是否与行为描述的所有功能一致

自动布局布线：利用EDA工具，在时序约束下，把门级网表在硅片上进行布局和布线，得到集成电路加工用的版图。版图常规验证项目有：设计规则的验证，简称