《VerilogHDL负责数字电路设计（AI助学版）》课件 3 - 3 电路功能测试及其Verilog HDL描述.pptxVIP

3.5电路功能测试及其VerilogHDL描述;在VerilogHDL中，把信号发生器的功能用VerilogHDL语言描述，用编程的方式，产生测试电路所需的信号波形

把产生测试信号接到设计模块，对设计模块施加激励信号，在EDA仿真环境下，在计算机上直接观测设计模块任意一节点的输出信号，分析所设计电路模块功能是否正确

VerilogHDL中，把测试信号产生的模块称为激励块

通常将激励块和设计块分开设计，激励块一般称为测试台（testbench）；测试和验证电路的所有功能;全加器电路FULLADD的a、b和c_in端输入波形，得到sum和c_out端的输出波形。注意：A→a，B→b，C_IN→c_in，SUM→sum，C_OUT→c_out;moduleFULLADD_test;

regA,B;

regC_IN;

wireSUM;

wireC_OUT;

FULLADDFA(

.sum(SUM),

.c_out(C_OUT),

.a(A),

.b(B),

.c_in(C_IN)

);

;激励块的设计有两种方式：

在激励模块FULLADD_test中调用（或实例化）并直接驱动被测设计电路模块FULLADD，激励信号的描述在激励块中完成

在顶层模块top中调用被测设计电路模块FULLADD和激励模块FULLADD_test_1。激