《VerilogHDL负责数字电路设计（AI助学版）》课件 3 - 4 Verilog HDL模块名.pptxVIP

3.6VerilogHDL模块名VerilogHDL模块都有一个模块名，用来标识模块，是模块的唯一标识符一个用VerilogHDL描述的电路包含很多模块，每个模块都需要一个唯一模块名，不能重名模块的命名需要遵循VerilogHDL的命名规则

3.7VerilogHDL模块端口列表电路模块实现一个逻辑运算输入X和输出Y就是端口端口是模块与其他模块电路的交互接口对于其他电路模块来讲，模块内部是不可见的，对模块的调用只能通过其端口进行只要模块端口保持不变，模块内部的修改并不会影响与其他电路的连接关系模块的端口声明了模块的输入输出口

3.7.1端口列表在模块的定义中包括一个的端口列表，其格式：module 模块名(端口名1,端口名2,端口名3,端口名4,…);模块的端口列表是可选的，可以有也可以没有，如果模块和外部环境没有交换任何信号，则可以没有端口列表例如:moduleFULLADD_test;例如:moduleFULLADD(sum,c_out,a,b,c_in);设计的电路模块一般有输入和输出引脚

3.7.2端口类型声明电路模块的端口属性分为输入、输出和双向端口三种类型VerilogHDL关键字端口类型input输入端口output输出端口inout输入/输出双向端口三种端口类型分别用关键字input、output和inout声明端口缺省为wir