《VerilogHDL负责数字电路设计（AI助学版）》课件 3 - 2 Verilog HDL模块.pptxVIP

3.3VerilogHDL模块;VerilogHDL模块定义是以module开始，模块名、端口列表、端口（如果有端口）声明和可选择的参数声明，endmodule必须为模块的最后一条语句。module、模块名和endmodule必须出现，其他部分都可选

模块内部的5个组成部分：变量声明、数据流语句、低层模块实例、行为语句块、任务和函数。在模块中的任意位置，以任意顺序出现

在一个VerilogHDL源文件中可以定义多个模块，模块的排列顺序没有要求，模块之间可以调用，但不能有嵌套，这是为了避免设计的复杂性和逻辑混乱，确保代码的可读性与可维护性;3.4VerilogHDL模块与电路模块的对应关系;a）VerilogHDL描述b）电路图

模块名FULLADD的对应关系;a）VerilogHDL描述b）电路图

端口a，b，c_in，sum和c_out的对应关系;a）VerilogHDL描述b）电路图

端口a，b，c_in，sum和c_out输入输出属性的对应关系;a）VerilogHDL描述b）电路图

FULLADD完整电路图与VerilogHDL描述的对应关系