《VerilogHDL负责数字电路设计（AI助学版）》课件 2 - 3 memory.pptxVIP

2.2.5memory;使用参数声明memery型变量

;一个n位的reg型变量可以用一条赋值语句里对其赋值，而一个memory型变量不能这样赋值;VerilogHDL用memory型变量定义数组，对存储器器件RAM和ROM进行建模。采用这种方式建模的RAM和ROM主要用于仿真。而用于设计电路中的RAM和ROM模型，集成电路厂家和FPGA厂家都提供专门的编译工具编译生成。

随着EDA综合工具智能水平的提高，FPGA开发工具，如QuartusII，可以直接将这种方式建模的RAM映射到具体器件的RAM单元。数组中的每一个单元通过一个数组索引进行寻址，memory型变量可理解为通过扩展reg型变量的地址范围生成的变量

memory型变量的地址索引可以是表达式，实现对存储器中的不同寄存器单元操作。地址表达式的值来源于电路中变量的值，通常用一个加法计数器的结果变量作为RAM或ROM的地址索引;moduleram1024X8(wr_clk,wr_en,wr_addr,data_in,

rd_clk,rd_en,rd_addr,data_out);

inputwr_clk,wr_en,rd_clk,rd_en;

input[7:0]data_in;

input[9:0]wr_addr,rd_addr;

outp