《VerilogHDL负责数字电路设计（AI助学版）》课件 10 - 1 任务.pptxVIP

10.1任务;任务中声明语句的语法与模块定义中的对应声明语句的语法一样

用input，output或inout对任务的端口进行声明；

通过input和inout端口把数据传递到任务中，在任务中进行处理，当任务执行完成后，通过output和inout端口传回

模块的端口用来和外部信号相连接，而任务的I/O（输入/输出）变量则用来向任务中传入或从任务中传出变量

模块可以调用任务，任务可以调用其他任务;10.1.1任务应用;moduleoperation;

...

parameterdelay=10;

reg[15:0]A,B;

reg[15:0]AB_AND,AB_OR,AB_XOR;

always@(AorB)

begin

bitwise_oper(AB_AND,AB_OR,AB_XOR,A,B);

end

...

taskbitwise_oper;

output[15:0]ab_and,ab_or,ab_xor;

input[15:0]a,b;

begin

#delayab_and=ab;

ab_or=a|b;

ab_xor=a^b;

end

endtask

...