《VerilogHDL负责数字电路设计（AI助学版）》课件 16 - 2 时序逻辑库单元.pptxVIP

16.3时序逻辑库单元时序逻辑库单元主要包括两大类型：电平敏感的锁存器时钟边沿敏感的D触发器由于VerilogHDL没有内置的时序逻辑原语，因此需要使用用户自定义原语（UDP）或门级建模来实现时序逻辑器件

16.3.1电平敏感库单元`timescale1ns/1ps`celldefinemoduleTLATX1(Q,QN,D,G);outputQ,QN;inputD,G;regNOTIFIER;supply1xRN,xSN;supply1dSN,dRN;udp_tlatI0(n0,D,clk,xRN,xSN,NOTIFIER);bufI1(Q,n0);notI2(QN,n0);notI3(clk,G);bufI4(flgclk,G);andI5(SandR,xSN,xRN);andI6(SandRandCLK,xSN,xRN,flgclk);specifyspecparam//timingparameterstplh$D$Q=1.0,tphl$D$Q=1.0,tplh$D$QN=1.0,后缀X1的含义为单元TLAT中的一种器件，数字“1”表示器件的一个规格，其值越大，对应器件的面积尺寸越大。GDQ[n+1]QN[n+1