《VerilogHDL负责数字电路设计（AI助学版）》课件 7 - 6 移位寄存器.pptxVIP

7.3.4移位寄存器把串行输入的数据依次存入D触发器，便于进行后续处理。一个八位的移位寄存器信号位宽I/O描述CLK1I时钟信号，占空比为50%的方波RST1I异步复位信号，高电平有效DIN1I串行输入数据，时钟clk的上升沿采样数据Q0，Q1，Q2，Q3，Q4，Q5，Q6，Q71O在reset信号为低电平，DIN输入的串行数据依次延时一个CLK输出

moduleshift(CLK,RST,DIN,Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7);inputCLK,RST,DIN;outputQ0,Q1,Q2,Q3,Q4,Q5,Q6,Q7;regQ0,Q1,Q2,Q3,Q4,Q5,Q6,Q7;always@(posedgeCLKorposedgeRST)beginif(RST)beginQ0=1’b0;Q1=1’b0;Q2=1’b0;Q3=1’b0;Q4=1’b0;Q5=1’b0;Q6=1’b0;Q7=1’b0;endelsebeginQ0=DIN;Q1=Q0;Q2=Q1;Q3=Q2;Q4=Q3;Q5=Q4;Q6=Q5;Q7=Q6;