《VerilogHDL负责数字电路设计（AI助学版）》课件 11 - 1 force和release .pptxVIP

11.1force和release关键字force和release用来表示过程连续赋值语句它们既可以用来改写寄存器上的赋值也可以改写线网上的赋值force和release语句的典型应用是在交互式调试过程中，某些寄存器或线网被强制赋值，并且提示对其他寄存器和线网的影响注意：不要在设计模块内部使用force和release语句，它们应当只出现在激励中，或仅作为调试语句

modulestimulus;...edge_dffdff(Q,Qbar,D,CLK,RESET);...initialbegin#50forcedff.q=1b1;//在时间单位50时刻，给q强制赋值1.#50releasedff.q;//在时间单位100时刻，释放给q的赋值end...endmodule作用在寄存器型变量上的force和release语句作用在寄存器上的force改写对寄存器的任何过程赋值或过程连续赋值，直到释放该寄存器被释放后，寄存器变量将继续保存强制值，但是可以被之后的过程赋值改变

moduletop;...assignout=abc;...initialbegin#50forceout=a|bc;#50releaseout;