基于FPGA的高速数据采集系统的设计.pdf

中国电机工程学会第十届青年学术会议 ·吉林 基于 FPGA 的高速数据采集系统的设计 周军 李广波 董强 （东北电力大学 吉林省 吉林市 132012） 摘要：本设计采用了以FPGA作为主控逻辑模块，从而实现了数据的硬件采集。设计中采用了自顶向下的方法，并将FPGA 依据功能划分为几个模块，详细介绍了各个模块的设计方法和功能。FPGA模块设计采用VHDL语言，在QuartusⅡ 中实现了 软件的设计和仿真。整个系统可以实现6路最大工作频率是40kHz的模拟信号的采集和6路内部通信信号以实现自检的功能。 关键词：FPGA；VHDL；QuartusⅡ；数据采集 1.引言 传统的数据采集系统，通常采用 MCU 或DSP 作为控制模块，来控制 A/D，存储器和其他一些外围电路。 这种方法编程简单，控制灵活，但缺点是控制周期长，速度慢。特别是当 A/D 本身的采样速度比较快时， MCU 的慢速极大地限制了 A/D 高速性能的使用。MCU 的时钟频率较低并且用软件实现数据的采集，软件运 行时间在整个采样时间中占的比例很大，使得采样速率较低。随着数据采集对速度性能的要求越来越来高， 传统的采集系统的弊端越来越明显[1-2]。本设计采用 FPGA，各模块设计使用 VHDL 语言，其各进程间是并行 的关系。它有 MCU 无法比拟的优点。FPGA 的时钟频率高，全部控制逻辑由硬件完成，实现了硬件采样，速 度快。 2.系统的总体设计 本数据采集系统，采用FPGA+MCU的结构，主控逻辑模块用FPGA来实现，在系统中对A/D器件进行采样控 制，起到连接采样电路和MCU的桥梁作用，数据处理、远程通信及液晶显示控制等由MCU来完成。FPGA把传 统的纯粹以单片机软件操作形式的数据采集变成硬件采集。 首先用VHDL语言来设计状态机，用MCU来启动状态机，使其控制A/D器件，实现数据采集。并将采集到 的数据存储到FPGA内部的数据缓存区FIFO中。当FIFO存储已满时，状态机控制FIFO停止数据写入，并通知 单片机取走采集数据进行下一步处理。这种设计思想大大减轻了单片机的软件运行时间，提高了采集速率。 这里，把6路模拟信号采集任务作为快任务，把用于系统自检的6路检测量信号作为慢任务。为了使快任务 的优先级高于慢任务，本系统设计两个状态机分别实现快任务和慢任务的数据采集，并由单片机生成PWM 波，分别控制两个状态机。系统的总体框图如图1所示： 图1 系统的总体框图 3.系统主要器件的选择 3.1 FPGA 芯片选型及依据 - 2144 - 中国电机工程学会第十届青年学术会议 ·吉林 FPGA实现主控逻辑控制，要求响应速度快，效率高。可采用ALTERA公司的ACEX1K 系列EP1K5O芯片， 最高工作频率可达250 MHz。该系列芯片的特点是将LUT(查找表)和EAB(嵌入式阵列)相结合，提供了效率 最高而又廉价的结构。基于LUT的逻辑对数据路径管理、寄存器强度、数学计算或数字信号处理的设计提 供优化的性能和效率，而EBA可实现RAM (随机读写存储器)、ROM(只读存储器)、双口RAM 或FIFO (先人先 出存储器)功能，使得ACEX1K适合复杂逻辑以及有存储、缓冲功能的数据采集系统。 3.2 ADC芯片选型及依据 数据采集系统的输入信号多数都来源于现场传感器的输出信号，传感器种类不一，致使信号特性也不 同，各通道信号的幅度与频率范围有很大的不同，高精度的、大动态范围的A／D转换芯片使设计更能满足 测量的需要。本设计中A／D转换模块选用的AD574A是美国模拟数字公司（Analog）推出的单片高速12位逐 次比较型A/D转换器，转换速率：25us，内置双极性电路构成的混合集成转换显片，具