基于FPGA的直接数字合成器(DDS)设计报告.docVIP

基于FPGA的直接数字合成器(DDS)设计报告 实验内容及要求 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。 DDS电路的原理 直接数字频率合成（Direct Digital Synthesizer DDS）技术是从相位概念出发直接合成所需波形的一种新的频率合成技术，这种方法不仅可以产生不同频率的正弦波，而且可以控制波形的初始相位。还可以用DDS方法产生任意波形（AWG）. DDS电路的工作原理如图1所示： 其工作过程为： 将存于数表中的数字波形，经数模转换器D/A，形成模拟量波形。 两种方法可以改变输出信号的频率： （1）、改变查表寻址的时钟CLOCK的频率，可以改变输出波形的频率。 （2）、改变寻址的步长来改变输出信号的频率，DDS即为对数字波形查表的相位增量，由累加器对相位增量进行累加，累加器的值作为查表地址。 3、D/A输出的阶梯形波形，经低通（或带通）滤波，成为质量符合需要的模拟波形。 该DDS系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长M增加，相位寄存器的输出于相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0度到360度范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。相位寄存器每经过2N/M个fc时钟后回到初始状态，相应的正弦波频率位为： 频率控制字与输出信号频率和参考时钟频率之间的关系为： 其中N是相位累加器的字长。频率控制字与输出信号频率成正比，可见控制M就能得到任意频率的信号。 通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为： 这个增量也就是最低的合成频率。由取样定理，所产生的信号频率不能超过时钟频率的一半，因此最高的合成频率为： 在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的1/4，以避免混叠或谐波落入有用输出频带内。 正弦ROM查询表完成输出信号相位到幅度的转换，它的输入是相位寄存器和相位控制字之和，其实也就是ROM的地址值（宽度为P位）；ROM查找输出的数据（也为P位）送往D/A转换成模拟信号。在实际应用中，P不能太大，如果P太大，回导致ROM容量的成倍上升，而输出受D/A精度的限制未有很大改善。图2为相位累加器工作示意图，从图中可以看出，虽然相位累加器的位数为N为，但是只取高P位进行ROM查表。 设计部分和程序 1．系统的顶层原理图： 2．AD14这个模块的VHDL语言源文件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ad14 IS PORT (CLK:IN STD_LOGIC; m: in std_logic_vector(11 downto 0); co: OUT STD_LOGIC_vector(7 downto 0) ); END ad14; ARCHITECTURE BEHAVE OF ad14 IS signal te : std_logic_vector(13 downto 0); signal re : std_logic_vector(13 downto 0); BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN te=re+m+1; re=te; end if; co=re(13 downto 6); END PROCESS; END BEHAVE; 其中re共有14位，其高八位是用来进行ROM查表的（既co），其低六位可用来改变输入频率且当m大于127（既是m＋1＝128为2的7次，所以每加一次co都会增加一）时一个周期内对ROM表内的数的查询少于256个点（这里建立的表中一个周期内有256个点），所以随着m值的再增加，会使一个周期内的采样点数越来越少，从而出现波形失真现象。 正弦ROM查询表 WIDTH=8; DEPTH=256; ADDRESS_RADIX=DEC; DATA_