基于Serv-U的用户管理系统（二）.pptVIP

QUARTUSⅡ使用简介 Outline QUARTUSII是什么? QUARTUSII的用户界面 FPGA/CPLD开发流程 设计输入－ Design Entry 设计输入－ Design Entry [File]/[New Project Wizard]新建工程 [Add]添加设计输入文件 设置目标器件 选择需要使用的第三方软件 工程创建完成 添加设计输入文件 [Flie]/[New]命令,新建VHDL FILE. 添加设计输入文件 　分配管脚、时序约束 在Assignment Editor进行管脚分配和时序约束。 在[Category]中选择PIN（管脚分配）。 选择TIMING（时序约束）。 QUARTUSII：使用AnalysisSynthesis分析并综合． ①设置综合参数[AnalysisSynthesis setting] ②[Processing]/[start]/[start Analysissynthesis]综合优化 ③查看综合报告 设置综合参数[AnalysisSynthesis setting] [Processing]/[start]/[start Analysissynthesis]综合优化 查看综合报告 布局布线-Fitter 1)I/O分配验证[Processing]/[Start]/[Start I/O Assignment Analysis] 2)布局布线参数设置[Assignment ]/[setting] 3)启动全局布线[Processing]/[Start]/[Start Fitter] 4)查看布局布线报告 I/O分配验证 　　　布局布线参数设置[Assignment ]/[setting] 　　启动全局布线[Processing]/[Start]/[Start Fitter] 查看布局布线报告 时序分析-Timing Analyzer QUARTUSII:标准时序分析器 TimeQuest时序分析器 默认情况,时序分析做为全编译的一部分自动运行，且默认标准时序分析器。 运行TimeQuest 时序分析器[Assignments]/[Settings]/[ Timing Analysis Processing ]/[Use TimeQuest Timing Analyzer during compilation] 仿真-Simulation 仿真-Simulation ［processing］/[simulation Tool]设置仿真工具 建立波形文件 建立波形文件，添加信号 已建立波形文件 设置断点或条件 设置断点或条件 分析输出波形、查看仿真报告 分析输出波形、查看仿真报告 分析输出波形、查看仿真报告 编程硬件设置 根据硬件接口选择编程模式 下载: 实例演示-正弦信号发生器 模块划分： 按键频率可变时钟信号源 6位计数器 正弦波形ROM 设置激励波形 设置断点 断点条件 执行到断点的操作 执行到断点后停止 带断点的波形文件 查看仿真报告 编程和配置-ProgrammingConfiguration 编程和配置：在全编译之后，对FPGA/CPLD器件进行编程或配置. 将Fitter 的器件、逻辑单元和引脚分配转换为器件的编程镜像，其形式是目标器件的一个或多Programmer Object Files(.pof) 或者SRAM Object Files(.sof)。 建立编程文件[Procesing]/[start]/[start Assembler]生成.sof和.pof文件。 2）器件编程和配置[Tool]/[Program]： ①编程硬件设置[Hardware Setup] ：ByteBlasterⅡ ②根据硬件接口选择编程模式：JTAG，AS，PS等 ③选择相应的编程文[Addfile]: .sof(JTAG); .pof(AS) 千万不要弄错哦! 编程硬件设置 选用ByteblasterII JTAG设置 JTAG模式 AS模式 配置芯片 下载 下载进度 6位计数器 （地址发生器） 正弦波 数据存储ROM 键控频率可变 时钟信号 8位 DA0832 * LOGO LOGO QUARTUSⅡ使用简介 QUARTUSII是什么? FPGA/CPLD开发流程 常用辅助设计工具介绍 实例演示-正弦信号发生器 QUARTUSⅡ是Altera公司的综合开发工具，集成了Altera公司的FPGA/CPLD开发中设计的所有开发工具和第三