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第 33 卷 第 2 期 湖 南 大 学 学 报 ( 自 然 科 学 版 ) Vol. 33 ,No. 2
( )
2 0 0 6 年 4 月 Journal of Hunan University Natural Sciences Apr 2 0 0 6
文章编号 (2006)
IC 卡的优化设计及 FPGA 仿真
张红南 ,刘晓巍 ,邓 蓉 ,张卫青 ,胡 锦 ,赵 欢
(湖南大学 应用物理系 ,湖南 长沙 410082 )
摘 要 :针对数字电路设计中面积和速度相互矛盾的问题 ,提出了 AES 算法的一种优
化处理方法 ,将加密和解密共用一个存储器 ,并以此为基础针对密钥分组为 128 位的情况 ,
对硬件结构进行了优化处理 ,使密钥扩展与加/ 解密模块共用 4 个替换盒 ,充分利用了硬件
资源 ,达到较高的速度/ 面积比 , 由此设计出了适合 IC 卡的 AES 协处理器 ,并用 Xilinx 公司
的集成开发软件 XilinixISE6. 0 对该设计进行功能仿真、布局布线后仿真验证 ,结果证明本
设计优化设计方案的可行性达到了 IC 卡对 AES 协处理器的要求.
关键词 :密钥 ;仿射 ;AES
中图分类号: TP309 文献标识码 :A
Optimized Design and Simulation Based on FPGA of IC Card
ZHAN G Hongnan ,L IU Xiaowei ,DEN G Rong ,ZHAN G Weiqing , HU Jin , ZHAO Huan
(Dept of Applied Physics , Hunan Univ , Changsha ,Hunan 410082 , China)
Abstract :Considering the problem of the chip area and the speed during the design of digital circuit , this paper put for
ward an optimization method of the AES algorithm. In this paper , the operation of encryption and decryption used the same
memorizer. Aiming at the encryption which grouped for 128 bit , we also gave an optimization methods of its structure ,in
which the extension of the key and the blocker of the encryption and decryption used the same four changing boxes ,thus fully
using the hardware resource. In this way , we attained a high ratio of the speed to the area. Based on this method , we de
signed a AES processor which could meet th
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