高精度列级CyclicADC的设计与实现.pptVIP

姜兆瑞 2013.06.05 高精度列级Cyclic ADC的设计与实现 1、背景介绍 2、误差分析 3、 电路实现 4、仿真结果与流片 研究的校准算法应用于TDI项目中数字域读出电路所需的列级Cyclic ADC中。其主要功能为减小由于Cyclic开关电容结构中电容失配以及有限运放增益对ADC量化精度的影响。 （不采用校准算法的Cyclic ADC有效位数最多可以做到12bit左右） 一、背景介绍 1、应用背景 2、误差分析 3、 电路实现 4、仿真结果与流片 二、误差分析 Cyclic ADC一个转换周期内开始为状态a，然后状态b和c轮流出现，每个状态均完成1.5bits模数转换。 二、误差分析 该Cyclic ADC工作状态图 二、误差分析 考虑到电容失配以及有限运放增益的影响，对状态b与状态c建立电荷守恒方程，得： 状态b： 状态c： 状态b与状态c的量化误差分别与电容C1、C2有关，这增加了算法的复杂度。 二、误差分析 Cyclic ADC一个转换周期内开始为状态a，对C1注入采样信号，完成1.5bit模数转换；然后为状态b和状态c，两个状态一起完成1.5bit模数转换；该ADC一个量化周期一共14次循环，完成14位的模数转换。 二、误差分析 状态a： 状态b： 状态c： （K为-1，0或者+1） 二、误差分析 令G=C1/C3,将每级循环的传输函数表示出来： 由于设计有效位为14bit，因此，对于Vout15，我们设其为0，代入上面方程组，依次向上递推，得： (1) (2) (3) 将上式化为数字形式（对于14bit ADC，可设DrefG=214）： 二、误差分析 此算法根据Cyclic ADC 传输函数反向运算，因此，要确保传输函数在量化范围之内。考虑到比较器失调以及电荷注入，传输曲线可能无法还原,因此在设计中需要将电容C1做小，使得C1/C31，以满足传输曲线不会超出量化范围。 校准算法思路，对于正确的1/(1+k)(1+G)，输入跳变点电压+0.25 Vref，第一级循环量化输出不论是01，还是10，最终得到的Dout 是相等的；同理，输入跳变点电压 -0.25 Vref，第一级循环量化输出不论是00，还是01，最终得到的Dout 是相等的。 校准算法过程如下： 二、误差分析 （2）输入比较器阈值电压0.25Vref，强迫第一级循环数字输出 为01，得Dout01，对其累加1024次后取均值得S01； （3）输入比较器阈值电压0.25Vref，强迫第一级循环数字输出 为11，得Dout11，对其累加1024次后取均值得S11； （4）对于14bit ADC，比较S11与S01前14位的差是否不大于1， 若是，满足精度要求，存储变量M，校准结束，进入正常工 作状态，若不是，迭代M，重复过程（1）（2）（3）； （5）若对于可变范围内所有M值均无法满足（3）要求，即将（3） 中条件改为比较位数减1，若收敛，则ADC实际有效位为 （14-n）bit； （6）若对于前10位进行比较仍不满足精度要求，则跳出校准，校 准失败。 （1）设定误差因数M的值 M=1/[(1+k)(1+G)]； 1、背景介绍 2、误差分析 3、 电路实现 4、仿真结果与流片 三、电路实现 通过校准模块共有将本ADC应用与列级读出电路 1、应用背景 2、理论分析 3、电路实现 4、仿真结果与流片 四、仿真结果与流片 Simulated ADC output spectra. (a) none of calibration and capacitor mismatch; (b) none of calibration with 0.3% capacitor mismatch; (c) with calibration and parasitic extracted of MDAC while Cs/Cf equaled 0.97 in the design to ensure the range of m. 四、仿真结果与流片 2、电路设计： 目前对Cyclic ADC完成了MDAC模块以及时序电路的电路变动，整体架构搭建完成。 其量化周期为2.8us，频率为357Ks/s，由于其后面仍然采用一般RSD编码电路，无法消去有限运放增益引起的误差，所以其仿真有效位数为9.83