面向集成电路可靠性挑战的多核处理器虚拟化技术.pdfVIP

第 8 卷第 2 期 信息技术快报 Vol.8 No.2 Information Technology Letter Mar. 2010 面向集成电路可靠性挑战的 多核处理器虚拟化技术 张磊 韩银和 李晓维 摘要：多核处理器以其高性能、低功耗、设计周期短等诸多优势成为未来高性能处理器的发展趋势。由于 应用对计算能力的需求是无限的，随着芯片上晶体管数目的进一步增多，多核处理器将逐渐过渡到大规模 多核处理器或者称为众核处理器。多核处理器面临着很多的设计挑战，其中可靠性问题尤其严重。一方面， 由于多核处理器的芯片面积都比较大，生产缺陷导致的成品率损失问题严重。这使得芯片上可能存在失效 的处理器核，而且不同芯片上失效核的位置和分布也不相同。另一方面，工艺扰动问题使得多核处理器上 各个处理器核的性能也存在差异。芯片上处理器核的失效以及性能差异使得不同芯片的底层结构各不相同， 这给上层的操作系统和软件优化带来了负担。我们借助虚拟化的思想，将缺陷和核间性能差异对软件层进 行屏蔽，提供统一的接口和界面，便于编程开发和管理。 关键词：众核处理器，片上网络，缺陷容忍，性能碎片，虚拟化 1 前言 按照摩尔定律，芯片上可以容纳的晶体管数目每 18 个月便会增加一倍。处理器设计师 们很好地利用了这些丰富的片上资源，通过体系结构的不断创新，如精确的分支预测技术、 猜测和乱序执行技术等等来提升微处理器性能。指令流水线不断加深，并行度不断增加，芯 片的工作频率也不断提高。然而，传统的提高处理器性能的方法也使得设计和制造的复杂度 越来越高，芯片的功耗越来越大，变得不可接受。因此，芯片厂商放弃花费高昂代价继续提 高单处理器性能，开始转向在芯片上集成多个处理器核，通过并行计算提升处理器性能[1] 。 应用对计算能力的需求是无限的，如科学计算、天气预报、基因工程、网络、多媒体等 等。计算能力的大小直接决定了应用可以达到的规模和精度。芯片上晶体管数目的不断增多 [2] 将使得多核处理器（Multi-core processor ）逐渐过渡到众核处理器（Many-core processor ） 。 英特尔在 2006 年的开发者论坛上展示了一款含有 80 个简单处理器核[3]工作在 3.1GHz 的芯 片原型。根据预测，到 2012 年这种片上超级计算机的性能可以达到每秒万亿次操作。以前 需要安放在一个房间的超级计算机，现在可以集成在一个芯片上了。 大规模多核处理器系统由三部分组成：逻辑、存储和通信。在半导体工艺如此先进的今 天，通信已经成为决定数字系统性能的关键因素。芯片的大部分功耗都用来驱动互连线，大 部分时钟周期都花费在线延迟而非门延迟上。工艺的进步使得逻辑部件和存储器变得更小、 更快、更便宜，而与之相比，引脚和互连线的集成度发展却很缓慢。随着计算和存储部件的 不断增多，传统的片上通信方法，如共享总线，由于可扩展性很差而出现严重的性能退化。 而另一种系统级的片上通信解决方案－“片上网络”（Network-on-Chip ，简称NoC ）开始得 到广泛的关注[4, 5] 。片上网络借鉴了计算机网络和并行多处理器互连网络的技术，将计算和 通信分离，和总线相比具有很好的可扩展性，而和专用的互连结构相比，成本更低，效率更 高。图 1 所示为基于片上网络的多核处理器体系结构。 1 面向集成电路可靠性挑战的多核处理器虚拟化技术 多核处理器的出现给系统 设计人员以及应用程序开发人 员带来了巨大的挑战。为了能 输输 不断地提高处理器性能，使其 入 出 与摩尔定律带来的丰富资源相