DARM的基本工作原理94878.docVIP

DARM的基本工作原理 林振華??內容標題導覽：｜前言｜DRAM的工作原理｜記憶單元｜感應放大器｜　 ? ? ? ? 前言 由於資訊科技的帶動使得半導體記憶體的技術突飛猛進，尤其這三十幾年來DRAM由最早期的1K DRAM到目前的512M DRAM不論是記憶容量的增加、存取速度的提昇、每單位位元的成本降低等改變速度都非常快速，因此DRAM的相關技術無疑已經是半導體技術的領先指標了。然而，自4K DRAM改用單一電晶體+電容的記憶單元結構以來基本記憶單元(Memory Cell)的結構特性並未改變太多，因此雖然目前記憶容量已經增加到512M以上，然而DRAM的基本工作原理仍然是沒有太大改變。　 ? ? ? ? DRAM的工作原理DRAM的結構MOS DRAM的標準架構如圖1所示，每個記憶單元可儲存一個位元的數位資料0或1，記憶單元藉由行(row)與列(column)方式的排列形成二次元陣列，假設由n行和m列的記憶單元所排列成的二次元陣列時可以構成n×m=N位元記憶體。當資料寫入或由記憶單元中讀取時，是將記憶單元的位址輸入行和列位址緩衝器(address buffer)，並利用行解碼器(row decoder)選擇n條字元線(word line)中特定的一條，每一條字元線會與m條位元線(bit line)和m位元的記憶單連接，位元線與記憶單元之間具有一個感應放大器放大儲存在記憶單元中的訊號，因此m條位元線具有m個感應放大器(sense amplifier)。當選擇字元線之後，列解碼器(column decoder)會選擇m條位元線其中的一條，被選擇的位元線之感應放大器透過資料輸出入線(I/O線)與輸出入線路連接，然後根據控制線路的指令進行資料讀取或寫入。其中，輸出入線路是由輸出預放大器、輸出主放大器和資料輸入緩衝器等線路所構成。根據以上的介紹DRAM的基本架構包括：˙排列成二次元陣列的記憶單元。˙感應放大器。˙位址緩衝器(行/列)及位址解碼器(行和列)。˙輸出預放大器、輸出主放大器和輸入緩衝器等輸出入線路。˙控制線路等。而資料的傳輸路徑則是藉由字元線、位元線、資料輸出入線(I/O線)等路徑進行傳遞。 图片1.jpg 　 ? ? ? ? 記憶單元記憶單元的基本結構自4K DRAM之後，DRAM記憶單元的結構便是由一個電晶體和一個電容所構成。雖然後來陸續提出一些新的DRAM記憶單元結構，但是不論元件數目或是線路數目方面，都比1個電晶體+1個電容的結構複雜，因此即使64~256M DRAM仍繼續使用這種結構的記憶單元。構成一位元的記憶單元必須具有下列部份：˙儲存資料的電容˙啟動記憶單元的字元線˙由記憶單元讀寫資料的位元線因此1電晶體+1電容型的記憶單元是具有上述三個部份的最簡單結構。其等效線路如圖2(a)所示，目前構成記憶單元中所用的電晶體大部分是n通道MOS的電晶體(nMOS)，構成電容的兩個電極中施加電壓的電極稱為cell plate，另一邊用來儲存資料的電極則稱為儲存節點(storage node)。記憶單元中的MOS電晶體又特別稱為轉移閘極(transfer gate)，這種記憶單元的主要特徵為：˙因為元件和線路的數目少，所以記憶單元所佔的面積很小，可以容易地達到高集積度。˙由於記憶單元本身沒有放大功能，為了偵測位元線上的微小訊號，因此必須額外具有感應放大器。˙讀取時，儲存在電容中的電荷會消失，因此讀取之後必須進行再寫入的動作。˙儲存在電容中的電荷會因為漏電流而逐漸消失，因此必須週期性地進行再寫入(refresh)的動作。典型1MB DRAM所用的twin well CMOS，三層多晶矽(polysilicon)和一層鋁導線製程所形成1電晶體+1電容的記憶單元結構如圖2(b)及圖2(c)所示，這種記憶單元的結構稱為平面型記憶單元，圖2(b)是六個記憶單元的平面圖，圖2(c)則是平面圖中A-A直線的橫截面。記憶單元中，是由第一層多晶矽(polyI)構成電容的cell plate、第二層多晶矽(poly)構成字元線上n通道MOS的轉移閘極，儲存的資料是以電荷的形式儲存在電容中，資料的讀寫則是藉由第三層多晶矽(poly)所形成的位元線來控制。為了降低poly所形成的位元線電阻，有時位元線的材料會使用高熔點金屬的矽化物和多晶矽所形成的二層結構。字元線是由poly和重疊的鋁導線所構成，並控制poly和鋁導線之間的間隔使其導通，字元線的電阻越小，則訊號傳輸的速度越快。施加在cell plate上的電壓為1/2電源電壓(Vcc/2)。雖然圖2(a)記憶單元的等效線路非常簡單，但是如果要提高DRAM的集積度並降低成本，必須設法不斷地提昇記憶單元