3D SoC的多频测试架构设计.pdfVIP

第29卷第1期 安徽工程大学学报 V01．29．No．1 2014年3月 JournalofAnhui Mar．，2014 PolytechnicUniversity 文章编号：16722—477(2014)Ol一0066—05 3DSoC的多频测试架构设计 刘 蓓，汪千松，余 雷，陈 阳 (安徽工程大学现代教育技术中心，安徽芜湖 241000) on 摘要：随着芯片集成度的提高，三维片上系统(three-dimensionalSystemChip，3DSoC)是集成电路发展的 必然趋势，其中可测性设计成为研究的重点．为了降低测试代价，提出一种符合工业实际的多频测试架构及适 用于该架构的测试算法，并结合功耗对测试架构进行了仿真实验．实验结果表明，与传统的SoC相比，在同样 TAM测试数据位宽数限制下，多频架构的3DSoC测试时间更短，测试代价更小． 关键词：三维片上系统；多频测试；测试时间；测试扫描链 中图分类号：TP302 文献标识码：A 2012年ITRS发布数据，随着集成电路(integrated 期间特征尺寸会跨越10nlTl的阈值，当减小至5～7nm时，将很难操作任何结构的晶体管．三维集成技术 布局中由于晶体管数目的增加导致连线长、功耗高、设计复杂度大的种种局限．由于不同类型的微电子系 统可以堆叠在不同层[1]，芯片的独立性也大大提高．目前三维片上系统的研究已成为IC发展的重要趋势． 在集成电路的实现过程中，测试是必不可少的一个环节，芯片通常需要依次进行裸片测试和产品测试 来确保合格率．芯片的测试时间是影响测试成本的重要因素，而测试时间在很大程度上依赖于测试访问机 Access for Mechanism，TAM)的设计，因此在3D Test， 制(Test SoC的各项研究中，可测性设计(Design 等研究了三维片上系统的测试优化技术，但在单一频率下对所有不同种类的IP核进行测试，很难满足异 构系统的需求．本文设计了一种多频3DSoC的IP核测试外壳，并提出了相应的TAM解决方案，在功耗 限制下实现了对各IP核的测试，给出了具体的测试方法和结果． 1 SoC测试结构 SoC测试结构如图1所示．由图1可 JP接I IP幡3 知，测试源可以提供被测电路所需的测试激 [国疆口 TP{蔓2 圈 励；测试宿通过对比预期结果和测试响应来 亡国图 巴翅 确定测试电路功能正常与否；测试源和测试 型试外亮 测菌，}壳 测过蚪壳 TestE— ’—、 3e je 3e 宿都由自动测试设备(Automatic 测试潦n quipment，ATE)提供．TAM是测试数据传 图1 SoC测试结构 输的通路，采用复用机制实现深嵌在SoC 路接口，负责将测试激励移入IP核，并及时移出测试响应．当IP核正常工作时，测试外壳不起作用；当IP 试时，它起到隔离作用，从而不影响其他IP核的测试． 2 3D SoC多频测试架构设计 目前针对IP核的测试都是在统一的工作频率下