宽范围全数字逐次逼近寄存器延时锁定设计.pdf

摘要 摘要 随着半导体工艺的快速发展，芯片中集成的CMOS晶体管数量已经多达23 亿个，向着系统芯片发展。系统芯片对工作频率的要求也越来越高，在工作频率 已经达到吉赫兹的时代，时钟偏差无疑成为其前进路上的绊脚石。延时锁定环被 广泛地用在各类集成电路中，以期望最大限度地减少时钟偏差。目前全数字延时 锁定环主要分为三类，分别为移位寄存器延时锁定环、计数器延时锁定环和逐次 逼近寄存器延时锁定环。逐次逼近寄存器延时锁定环因其锁定速度快被备受设计 人员的青睐。传统逐次逼近寄存器延时锁定环虽然锁定速度快，但是由于其采用 了差分式延时单元，即使数据从快速传输路径传输，也存在着一个固定的延时， 并且数据从慢速传输路径和快速传输路径所用的时间差不是很大，使得传统逐次 逼近寄存器延时锁定坏存在着锁定范围窄的缺点；同时，差分式延时单元采用了 定制的电容元件，使得其设计不方便。本论文研究的重点是在传统逐次逼近寄存 器延时锁定环的基础上，采用标准逻辑门搭建延时单元，相比较于差分延时单元， 设计方便，并且延时变化范围大，使改进后的逐次逼近寄存器延时锁定环具有很 宽的锁定范围。 本论文合理地选用电子设计自动化工具搭建实现平台，采用中芯国际集成电 路制造公司的CMOS IP6M工艺在该平台上实现了改进后的宽范围全数 0．18pm 字逐次逼近寄存器延时锁定环。在典型情况下，利用仿真器HSIM对改进后的宽 范围全数字逐次逼近寄存器延时锁定环的晶体管级电路进行了仿真，结果表明改 进后的宽范围全数字逐次逼近寄存器延时锁定环的锁定范围在200MHz到 670MHz之间，达到了改进目标。 关键字：时钟偏差，全数字延时锁定环，逐次逼近寄存器，宽范围 Abstract Ab stract Withthe ofsemiconductor CMOStransistors rapiddevelopment technology,the whichcan as2．3 asa be ina billion．andresult，the integratedchiphas觞many circuitis towardthe has integrated SoC chipdeveloping system—on-chip(SoC)。The moreandmore inthe the highrequirementsworking age ofthe has clockskewbecomeabottleneckofSoC gigahertzworkingfrequency，the been in a of development。Delay-lockedloops(DLLs)havewidelyadoptedvariety circuit tominimizetheclockskew．At integratedchips present，alldi舀tal