10位的移位相加乘法器仿真.docVIP

玉林师范学院本科生课程设计论文 基于10位的移位相加乘法器的设计 院 系 电子与通信工程学院 专 业 学 生 班 级 姓 名 学 号 指导教师单位 电子与通信工程学院 指导教师姓名 2014年6月22日 基于10位的移位相加乘法器设计 设置要求：设计一个10位的移位相加乘法器。要求作出功能和时序仿真。 设置原理：移位相加乘法器将乘法变为加法实现，乘法通过逐次移位相加实现，每次判断乘数的最低位，若为1则将被乘数移位相加，若为0左移后以全零相加直至被乘数的最高位。为了实现NxN乘法，需要一个2N位的左移寄存器，一个N位的右移寄存器，一个2N位加法器，再加少量的控制逻辑即可实现。 新建工程： 1.设置电路原理图如下： 上图共包括5个子模块，shiftA,shiftB模块分别实现操作数A和B的移位，sum模块实现P+A，reg16模块存储结果，multshift_cntrl模块式控制逻辑，完成状态间的转移，并控制其他模块。 设置参数如下： shiftA模块源代码： module shiftA(R,L,E,CLK,Q); input [9:0] R; input L,E,CLK; output reg [19:0] Q; integer K; wire [19:0] R20; assign R20={{10{1b0}},R}; always @(posedge CLK) begin if(L) Q=R20; else if(E) begin Q[0]=1b0; for (K=1;K20;K=K+1) Q[K]=Q[K-1]; end end endmodule shiftB模块源代码： module shiftB(R,L,E,CLK,Q0,Z); input [9:0] R; input L,E,CLK; output Q0; output Z; reg [9:0] Q; integer K; always @(posedge CLK) begin if(L) Q=R; else if(E) begin for (K=9;K0;K=K-1) Q[K-1]=Q[K]; Q[9]=1b0; end end assign Z=(Q==0); assign Q0=Q[0]; endmodule SUM模块源代码： module Sum(A,P,Psel,sum); input [19:0] A,P; input Psel; output [19:0] sum; reg [19:0] sum; wire [19:0] AP_sum; integer K; assign AP_sum=A+P; always @(Psel or AP_sum) begin sum = Psel ? AP_sum : 20b0; end endmodule Reg16模块源代码： module reg16(R,CLK,Rst,E,Q); input [19:0] R; input CLK,Rst,E; output reg [19:0] Q; always @(posedge CLK or negedge Rst) begin if (Rst==0) Q=0; else if (E) Q=R; end endmodule multshift_cntrl模块源代码： module multshift_cntrl(Clock,Reset,s,z,B0,EA,EB,EP,Psel,Done); input Clock,Reset,s,z,B0; output reg Done; output reg EA,EB,EP,Psel; reg [1:0] t,Y; parameter S1 = 2b00,S2 = 2b01,S3 = 2b10; always @(s or t or z) begin: State_table case (t) S1: if(s==0) Y = S1; else Y = S2; S2: if(z==0) Y = S2; else Y = S3; S3: if(s==1) Y = S3; else Y = S1; default : Y = 2bxx; endcase end always @(posedge Clock or negedge Reset) begin: State_flipflops if (Reset==0) t=S1; els