FPGA装箱和划分算法与研究.pdfVIP

摘要 摘要 随着集成电路的设计规模越来越大，FPGA为了满足这种设计需求，其规模 也越做越大，传统平面结构的FPGA无法满足实际设计需求。首先是硬件设计上 的很难控制，其次就是计算机软件面临很大挑战，所有复杂问题全部集中到布局 布线(PR)这一步，而实际软件处理过程中，P＆R所占的时间比例是相当大 的。为了缓解这种软件和硬件的设计压力，多层次化结构的FPGA得以采用。所 谓层次化就是可配置逻辑单元内部包含多个逻辑单元(相对于传统的单一逻辑单 元)，并且内部的逻辑单元之间共享连线资源，这种结构有利于减少芯片面积和 提高布通率。与此同时，FPGA的EDA设计流程也多了一步，那就是在工艺映 射和布局之间增加了基本逻辑单元的装箱步骤，该步骤既可以认为是工艺映射的 后处理，也可认为是布局和布线模块的预处理，这一步不仅需要考虑打包，还要 考虑布线资源的问题。装箱作为连接软件前端和后端之间的桥梁，该步骤对 FPGA的性能影响是相当大的。 本文通过研究和分析影响芯片步通率的各种因素，提出新的FPGA装箱算 法，可以同时减少装箱后可配置逻辑单元(CLB)外部的线网数和外部使用的引 脚数，从而达到减少御线所需的通道数。该算法和以前的算法相比较，无论从面 积，还是通道数方面都有一定的改进。算法的时间复杂度仍然是线性的。与此同 时本文还对FPGA的可配置逻辑单元内部连线资源做了分析，如何设计可配置逻 辑单元内部的连线资源来达到即减少面积又保证芯片的步通率，同时还可以提高 运行速度。 另外，本文还提出将电路分解成为多块，分别下载到各个芯片的解决方案。 以解决FPGA由于容量限制，而无法实现某些特定电路原型验证。该算法综合考 虑影响多块芯片性能的各个因数，采用较好的目标函数来达到较优结果。 关键字：装箱，布通率，划分，非全连通 中图法分类：TP391 Abstract Traditionalflatten ofFPGAarchitecturecan’tfulfill designstyle currently whenthescaleofASICbecomes ofFPGAalso requirement larger．Thedesigners somenew to propose solutionssolvethis inordertomeetthemarket．There problem are severalissuesthatneedtObefixed．nefirstoneishow the tocontrol complexity ofthe andmanufacture．Thesecondisthat hardware，includingdesign,verification thesoftwarehastoface when those scale great circuits, challengeimplementinglarge the PR thismodulewilltakealmost70 ofthetotal especially module，for percent to time．In