单通道10比特160M采样率的逐次逼近型模数转换器研究.pdfVIP

2013年全国博士生学术论坛一电子薄膜与集成器件 换器的研究 卢宇潇李哲孙麓周健军’ (上海交通大学，微电子学院，上海200240) 摘要：高速高精度模数转换器是近年来国内外热门的研究课题。本文描述了一个单通道10比特160Ms／s 采样率的逐次逼近型模数转换器，使用TSMC65nm工艺及1．2V电源电压。为了实现高速，在逐次逼近逻辑方 面提出了“开窗式”的异步时钟，大大减小了逻辑延时。此外，采用了分段式电容阵列来减少总输入电容。并 加入了两位冗余位以缓解电容充电不足并防止比较器错判。同时，为了进一步提速和节省面积，采用带预充电 的信噪比及65dB的无杂散动态范围。整个芯片耗电9．5mW．核心面积为250200um2。 关冀词：模数转换器，异步时钟，冗余位，自居开关， 1 引言 逐次逼近型模数转换器以其较为简单的模拟电路、单次转换功耗低的优点，随着数字标准工艺进步， 在当今纳米级工艺具有更大优势。因此，近年来，逐次逼近型模数转换器被广泛关注并发展迅速。但是 逐次逼近型模数转换器也有其劣势，由于每次比较、置位的过程都是串行的，逐次逼近型模数转换器的 速度和分辨率都被大大限制了，如果想要较高的分辨率，则比较器的速度必须降低以满足低噪声的要求， 同时串行增加的置位次数也将大幅限制整个逐次逼近型模数转换器的转换速度，因此高速逐次逼近型模 数转换器的分辨率往往较低。 目前，一些新颖高速技术的出现已经改善了这一状况。例如，异步时钟【11、冗余位【2】及分段式电容 操作方式，变为将一个时钟周期重新分频为采样和转换，并自震荡产生N个内部转换周期，从而有效提 高速度。随着数字电路工艺的提升，自震荡的内部时钟速度将更快。 冗余位是参考了流水线级模数转换器中单级1．5比特的思路，使各比特的权重的总和大于理想二进 制权重之和，从而纠正比较器误判、缓解电容阵列充电不足。然而，冗余位也会降低整个模数转换器的 有效输入动态范围，并增加转换周期，同时需要额外数字电路进行补偿。因此冗余位使用的个数及位置 需仔细斟酌。 分段式电容阵列将电容阵列一分为二(或者更多)，用分数值的桥式电容串行连接。分段式电容阵列 能有效降低随模数转换器位数增加而呈指数级增加的总输入电容，从而减少置位时间、功耗及面积。但 是高位和低位两段权重的不匹配及桥式电容带来的寄生会大大恶化整个模数转换器的线性度。作为一个 极端的例子，C一2C【4J结构一般很难达到7比特以上，并要复杂的校准。一般来说，经过前台校准，二段 式电容阵列不难实现lO比特的精度。 在逐次逼近的数字逻辑方面，如何降低关键路径上的延时也是高速电路的难点之一。用在单周期两 比特型模数转换器中的多米诺型动态寄存器【5】能简化关键路径及降低比较器输出负载，从而取代传统的 两级寄存器阵列。在此基础上，本文提出了一种新型的“开窗式”动态寄存器结构，进一步降低关键路 径上的逻辑延时及比较器负载，并适用于任意位数的模数转换器。 本设计汲取了上述先进技术的优点，在TSMC65nm工艺、1．2V的参考电压下，实现了一个单通道 2013年全国博士生学术论坛一电子薄膜与集成器件 10比特160M采用率的逐次逼近型模数转换器。本设计有诸多创新点，例如采用带预充电的自举开关来 提高采样速度、降低开关电容；在电容阵列方面，在二段式阵列的基础上采用“半置位一下拉共模”的结 构及二进制冗余位来降低电容置位时间同时确保高精度；在数字逻辑方面，提出“开窗式”逐次逼近逻 辑来简化关键路径并降低延时。经测试，该模数转换器可以在时钟频率为160MHz，输入为30MHz时， 2模数转换器架构及电路实现 本设计的整体架构如图l所示，由一个带预充电的自举开关、一个二段式电容阵列、一个动态比较 器、“开窗式”异步数字逻辑、冗余位数字校准模块、片上比较器补偿校准模块及输出缓冲器组成。 图110比特异步时钟逐次逼近型模数转换器整体架构 2．1带预充电的自举开关 和传统的自举开关相比，带预充电型的自举开关【6】能大大降低自举电容并提高速度。其原理如图2(b) 所示。其采样阶段和在采样和保持部分和传统结构类似。而预充电是在保持之后、采样之前的一个阶段， 它能更快地将自举开关的栅端电压抬升到电源电压。由于电荷重分配，自举电压会在Cs