计算机组成原理558966.ppt

两条指令同时访问内存发生资源相关冲突 中央处理器 解决资源相关冲突的办法： 1、在执行IF过程时，若存在资源相关，则采用延迟IF法避 开相关（见下图）。 （注：教材P194“将I4条指令停顿一拍再启动”的说法不合适） 2、增设一个存储器,将指令和数据分别放在两个存储器中。 3、采用多端口存储器结构。 2. 数据相关 　　在流水计算机中，指令的处理是重叠进行的，前 一条指令还没有结束，第二、三条指令就陆续地开始 工作。在一个程序中，如果必须等前一条指令执行完 毕后，才能执行后一条指令，那么这两条指令就是数 据相关的。 　　由于多条指令的重叠处理，当后继指令所需的操 作数，刚好是前一指令的运算结果时，便发生数据相 关冲突。 中央处理器 例：下例给出了：指令发生数据相关冲突的情况。 ADD R0，R1;??? (R0)+(R1)---R0 SUB R2，R0;??? (R2)-(R0)---R2 AND R0,#0FH;??? (R0) #0F---R0 中央处理器 指令发生数据相关冲突 解决数据相关冲突的办法： ??? 在流水CPU的运算器中设置若干运算结果缓冲寄存 器，暂时保留运算结果，以便于后继指令直接使用， 这称为：“向前”或定向传送技术。 中央处理器 3. 控制相关 　　控制相关冲突是由转移指令引起的。当执行转移 指令时，依据转移条件的产生结果，可能为顺序取下 条指令；也可能转移到新的目标地址取指令，从而使 流水线发生断流。 为了减小转移指令对流水线性能的影响，常用以 下两种转移处理技术： 延迟转移法、转移预测法。 中央处理器 （1）延迟转移法 ? ?? 由编译程序重排指令序列来实现。基本思想是 “先执行再转移”，即：发生转移取时并不排空指令流 水线，而是让紧跟在转移指令Ib之后已进入流水线的 少数几条指令继续完成。如果这些指令是与Ib结果无 关的有用指令，那么延迟损失时间片正好得到了有效 的利用。 中央处理器 （2）转移预测法 ? ??? 用硬件方法来实现，依据指令过去的行为来预测 将来的行为。通过使用转移取和顺序取两路指令预取 队列器以及目标指令cache，可将转移预测提前到取 指阶段进行，以获得良好的效果。 中央处理器 【例4】流水线中有三类数据相关冲突：写后读相关；读后写 相关；写后写相关。判断以下三组指令各存在哪种类型的数据 相关。 (1) I1: ADD R1，R2，R3 ； (R2) + (R3)-R1 　 I2: SUB R4，R1，R5 ； (R1) - (R5)-R4 (2) I3: STA M(x)，R3 ； (R3)-M(x)，M(x)是存储器单 I4: ADD R3，R4，R5 ；　(R4)+(R5)-R3 (3) I5: 　MUL R3，R1，R2 ；(R1)×(R2)-R3 　　 I6:　 ADD R3，R4，R5 ；(R4) + (R5)-R3 中央处理器 第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令 中读出R1内容。由于I2指令进入流水线，造成在I1指令执行写入 R1前，I2指令就先执行了读出R1内容，进而导致R1内容的读出 错误，发生WAR（写后于读）数据相关。 第(2)组指令中，I3指令应先读出R3内容并存入存储单元 M(x)，然后在I4指令中将运算结果写入R3。但由于I4指令进入流 水线，造成在I3指令执行读出R3内容的操作前，I4指令就先执行 了写入R3的操作，进而导致R3的内容读出错误，发生RAW（读 后于写）数据相关。 第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令 的乘法运算时间，就会造成：在指令I5写入R3前，指令I6就先执 行了写入R3的操作，进而导致R3的内容错误，发生WAW（写后 于写）数据相关 。 5.8.4 pentium CPU 中央处理器 1.pentium的技术性能 　　pentium是Intel公司生产的超标量流水处理器， 　　CPU内部的主要寄存器宽度为32位，故认为它是一个32 位微处理器。但它通向存储器的外部数据总线宽度为64位， 每次总线操作可以同时传输8个字节。 ??? 　pentium具有非固定长度的指令格式，9种寻址方式， 191条指令，但是在每个时钟周期又能执行两条指令(超标量 流水线）。因此它具有CISC和RlSC两者的特性，不过具有的 CISC特性更多一些，因此被看成为一个CISC结构