FPGA设计中加速时序收敛的方法研究.pdfVIP

四川省电子学会半导体与集成技术专委2009年度学术年会论文集 2009年11月 FPGA设计中加速时序收敛的方法研究 常晓剑I下忆文2 摘 要：现在FPGA器件的容量越来越大，在FPGA设计中，人们关注的往往不是器件资源的消耗，而是设计的时序足否 收敛。本文介绍了大规模FPGA设计中FPGA设计中加速时序收敛的方法，应用这些方法使开源CPUORl200的最高频率 提升了23．7％。 关键词：时序收敛性能优化FPGA设计 Methodsof closureinFPGA timing designs XiaoJianlYiWen2 Chang Wang ABSTRACT：Inthe 011 most isnotresource but designsimplementedFPGA，The importantthing consumption theFPGA resourceis and thanbefore．Thisintroducedthe timingclosure，because devices’logic largerlarger paper methodsof closurein scale on the of timing large designsimplementedFPGA，and improvedperformanceopen source CPUorl20023．7％． by Keywords：timingclosure，performanceoptimization，FPGAdesign 1 引 言 心，以开源CPUORl200为实验对象，最终得到 了23．7％的性能提升。 今天的FPGA器件在工艺、容量和性能方面 都取得了巨大的进步。最新器件的制造工艺已经 2时序优化的思想与技巧 达到40nm，芯片容量已经达到约54万个寄存器。 这些进步使得大规模的复杂设计可以在单片 2．1逻辑复制 FPGA上实现，进一步提升系统性能和可靠性， FPGA设计有许多内在的规律可循，其巾之一 与此同时，如何确保大规模FPGA设计中的时序 就是“面积与速度的互换原则”【3】。当我们的 收敛就成为今天设计的重中之重。 设计占用的逻辑资源远小于FPGA提供的逻辑资 对于早期的FPGA设计来说，设计中逻辑门 源数时，就可以考虑通过逻辑复制等一系列于段 的延时占总延时的绝大部分，然而对于今天大规 来提高我们的设计性能，也就是所谓的“蚯积换 模、高性能FPGA器件，影响芯片工作速度的决 速度”。 定冈素足连线建时，因其占到总延时的70％左右。