基于FPGA的数字频率计设计与仿真.pdfVIP

信 息 技 术 SClENOE＆TECHNOLOGY 基于FPGA的数字频率计设计与仿真 王凤英 (内蒙古科技大学信息学院 内蒙古包头 014010) 摘 要：本设计用vHDL语言在FPGA器件土实现数字频率计的设计，其测频范围是 01Mlfz，分三个量程。能够用数码管显示被潮 信号的频率，而且具有量程 自动切换功能。在软件平台MAX+PLUSII环境下通过 了蝙译，仿真，并下戴到FPGA器件上验证其正 确 性 。 关键词：数字频率计 EDA技术 VHDI语言 Max+plusll软件 中图分类号：_rN74 文献标识码 ：A 文章编号：l672—3791(2008)1I(c)一0019--01 数字频率计是一种基本的测量仪器，被 块部是应用VHDL语言进行编程 ，并在 crmcou从99跳变 lO0时，从叭 变为 24，这 广泛应用于航灭、电子 、测控等领域。实 Max+plusII软件上编译和仿真。之后由这四 与设计方案中所说的中间过程不显示 ，只显 际的硬件设计用到的器件较多，连线比较复 个模块构成频率计的顶层文件，该顶层文件 示结果与设计初衷相符。从波形图上分析与 杂 ，而且会产生 比较大的延时，造成测量误 也是应用VHDL语言进行编写的，其形成的 程序完全相符合。 差大、可靠性莘。随着可编程逻辑器件的广 符号见图2。 本设计应用VHDL语言，实现对数字频率 泛应用，以EDA工具作为开发平台，运用 图3为顶层文件的工作时序图。reset为 计的硬件电路描述，在软件平台MAX+PLUS VHDL语 占，将使整个系统大大简化 ，从 异步复位信号，高电平有效，而 aclk为时基 Ⅱ环境下通过了编译、仿真，通过仿真图可以 而提高整体的性能和可靠性。 脉冲信号，在它的时钟周期设置为 50uS， 看出本设计的正确性，另外还下载到FPGA器 本设计采 用 自顶 】下的设计方法 ，在 testsigna[为删l试信号，它的时钟周期设置为 件上进行验证。 FPGA器件上实现数字频率计测频方案，其测 2us，endtime设置为0．5s。数码管显示的结 频范围是0一lMHz，量稃分 l0ktIz，100kHz 果百位为24(十六进制)，十位和个位均为1(十 参考文献 和 lMHz三档 (最大读数分别为9．99kHz， 六进制)，dot显示为 l(十进制)，也就是在个 l【】潘松，黄继业．EDA技术实用教程(第2版) 99．9kHz，999kHz)。能够用数码管显示被测 位显示，flag显示为 3档；coulk为0~9分频 [M】．北京：科学出版社 ，2002． 信号的频率，具有量程 自动切换功能。 计数器，Crmcou是 0—99的状态计数器， 2【】付家才．EDA工程实践技术M【】．北京：化 量程 自动转换规则如下： mycrm是 l一7个状态机。 学工业出版社，2004． (L)当读数大于999时，频率计处干超量程 先对输入的测试信号进行计算 ，根据 3【】马献果，焦阳．频率测量方法的改进J【】．仪 状态， 一次测量时 ，量程 自动增大一档。 f=l／T，T=2us，得频率为500kHz，接着对仿 器仪表学报，2004(S1)． (2)读数小于000时，频率计处于欠量程状 真的输出进行分析，display3(百位)的十六进 4【】康华光，陈大钦．电子技术基础数字部分 态 。下一次测量时，量程减小一档 。 制显示为24，对应的数码管显示为 “0100t00”， (第4版)[M】．北京 ：高等教育出版社 ， 显示方式如 1： 七段数码管为低电平有效，也就是a、c、d、f、