一种增强超深亚微米集成电路测试质量与抑制测试代价增长趋势的方法.pdfVIP

一种增强超深亚微米集成电路测试质量和 抑制测试代价增长趋势的方法 杜俊赵元富于立新 北京微电子技术研究所 北京市9243信箱，邮编：100076，davidoo@sina．com．en 摘要增强测试质量和抑制测试代价是超深亚微米集成电路测试及可测性设计领域的两个研究主 题。这篇论文介绍了一个面向多种故障模型的超深亚微米集成电路测试及可测性设计解决方案。该方案通 电路的测试质量，同时利用一种减少Stuck．at故障测试向量的策略来抑制测试代价的增长趋势。论文还介 绍了该方案在一个0．18岫工艺微处理器设计中的应用实例。 关键词可测性设计；故障覆盖率；自动测试生成；缺陷级别 1 引言 超深亚微米工艺为集成电路工业带来了一片繁荣的景象：上亿个晶体管集成在一个芯片上；系统时钟 超过1GHz；逻辑电路、存储器、模拟和混合信号电路等不同性质的器件集成到一个芯片中。但是，随着制 造工艺的飞速发展，集成电路的测试面临着巨大的挑战。 一方面，这些挑战来自于对测试经济的要求。加工工艺的进步使得晶体管的制造成本逐步降低，但是 芯片复杂度和性能的提高导致了测试代价的增长。半导体工业协会公布的一个路线图显示(见图1)：不久 的将来，晶体管的测试费用将达到甚至超过它的制造费用…。因此，应该用新的测试及可测性设计方法来 抑制超深亚微米集成电路测试代价的增长趋势。 另一方面，这些挑战来自于对芯片可靠性的要求。传统的测试方法不足以保证超深亚微米芯片的测试 质量：首先，Stuck．at故障测试不能够有效地检测一些在超深亚微米工艺中出现几率显著增大的物理缺陷， 例如“栅氧化层”短路、通孔和接触孔的电阻性开路、互连线的电阻性桥接等【2，3】；其次，大背景电流使得 传统的IDDQ测试方法正在失去它的有效性。如图2所示，单阈值IDDQ测试导致有缺陷的超深亚微米芯 片的测试逃逸，从而减小了它的缺陷分辨率【4】。因此，必须用新的测试方法来增强超深亚微米集成电路的 测试质量。 誊 耋 量 也 图1 晶体管的制造成本与测试成本 图2分布区间的重叠导致传统的 IDDQ测试有效性降低基于上述认识，一个面向多种故障模型的超深亚微米集成电路测试及可测性设 计解决方案被提了出来。为了提高超深亚微米芯片的测试质量，这个方案采用了Delay故障测试来弥补 电流的测试方法的缺陷分辨率。为了抑制由于增加一个测试项目带来的测试代价的增长，该方案采取了一 种新颖的测试向量生成策略来减少基于扫描设计的Stuck．at故障测试的向量数量。 ·835· 2 一个面向多种故障模型的超深亚微米集成电路测试及可测性设计解决方案 试项目的测试集。从故障模型定义和测试向量生成的角度来看，Stuck—at故障可以看作是延迟时间无限长的 于扫描设计的Delay故障测试是该测试集中最重要的组成部分，而且产生Delay故障测试向量是该方案中 故障进行Fault 测试、Delta．IDDQ测试和减少Stuck—at故障测试向量的策略进行简要的介绍。 2．1 基于扫描设计的Delay故障测试 Delay测试是面向Delay故障模型(例如Transition、Path 延迟测试可以检测那些引起“gross”延迟效应的缺陷，而Pathdelay测试可以检测引起分布式延迟效应的 、缺吲6|。对于超深亚微米芯片，因为导致延迟故障效应的物理缺陷出现几率的增大，所以Delay故障测试变 得越来越重要。 使能信号进行严格的时钟树设计。Broad．side方法产生测试向量的难度很大，因而导致其故障覆盖率不高而 且需要的测试向量更多。表1对这三种方法的性能做了一个简单的比较。