新数字逻辑原理与应用 教学课件 郭军 第5章 1.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * D触发器依然存在“空翻”现象，实际广泛使用的集成D触发器采用了维持阻塞结构，称为维持阻塞D触发器，其逻辑电路图和逻辑符号如图5.12。 图中， D输入端称为数据输入端，及RD和SD分别称为直接置“0”端和直接置“1”端。 图5.12 维持阻塞D触发器逻辑电路图和逻辑符号 5.2.3 J-K触发器 在时钟控制R-S触发器中，必须限制R、S输入同时为1的情况出现。为了消除时钟控制R-S触发器输入信号的约束条件，又使触发器有两个输入端，可在时钟控制R-S触发器中增加两条交叉反馈线，并将输入端S改为J，R改为K，其逻辑电路图和逻辑符号如图5.13(a)(b)所示。 图5.13 J-K触发器逻辑电路图和逻辑符号 J-K触发器的逻辑功能如下： 当时钟信号未到来时，无论触发器的J、K输入怎样变化，触发器的状态将保持不变。当时钟信号到来时，如果J=0，K=0，则触发器保持原来状态不变；如果J=0，K=1，无论触发器的现态如何，其次态总为0；如果J=1，K=0，无论触发器的现态如何，它的次态总是1；如果J=1，K=1，触发器必将发生状态转换。 J-K触发器功能表 J-K 触发器状态表 J-K 触发器激励表 J-K触发器状态图 J-K触发器次态卡诺图 J—K触发器的状态方程： 为了防止“空翻”，实际使用的J-K触发器是主从集成J-K触发器。主从J-K触发器由上、下两个时钟控制R-S触发器组成，分别称为从触发器和主触发器。主触发器的输出是从触发器的输入，而从触发器的输出又反馈到主触发器输入。 主从两个触发器的时钟信号是反相的，当时钟信号到来时，主触发器接收输入信号，而从触发器被封锁，保持原状态不变；当时钟信号结束时，主触发器被封锁，不接收输入信号，而从触发器状态由主触发器状态确定。因此，克服了“空翻”现象。主从集成J-K触发器的逻辑电路图和逻辑符号如图5.16(a)(b)所示。 图5.16 主从 J-K 触发器逻辑电路图和逻辑符号 5.2.4 T型触发器 如果把J-K触发器的两个输入端J和K连接起来，并用符号T表示，这就构成了T触发器，其逻辑电路图和逻辑符号如下图所示。 当时钟信号未到来时，无论输入端T怎样变化，触发器状态保持不变。当时钟信号到来时，若输入T=1，则触发器的状态将发生变化；若输入T=0，则触发器保持状态不变。 T触发器功能表 T触发器状态表 T触发器激励表 T触发器的状态方程： T触发器状态图 T触发器次态卡诺图 上述T触发器同样存在“空翻”现象，实际使用的是集成T触发器，通常采用主从结构，或者利用维持阻塞功能，以防止“空翻”。 * * * * * * * * * * * * * * * * * * 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 时序电路分为两大类：同步时序电路和异步时序电路。 在同步时序电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制。 在异步时序电路中，电路没有统一的时钟信号，各记忆元件也不受同一时钟控制，电路状态的改变是由输入信号引起的。 第5章 同步时序电路 5.1时序机简介 时序机——又称为有限自动机，是从实际中抽象出来的数学模型，是描述时序电路的主要理论工具。 时序机可以描述现实世界中与时间、状态有关的离散时间系统，如日常生活中电话系统、自动售货机、密码锁等。在时序电路中，时序机是一个有力的工具，甚至一台复杂的计算机都可以由时序机来描述。 时序机是一个5元组，表征为 M=（I，O，Q，N，Z） 其中，I为输入有限非空集合；O为输出有限非空集合；Q为时序机状态有限非空集合；N为时序机的次态函数，即；Z为时序机的输出函数，分两种情况： 1. 若，即输出是输入和状态的函数，该时序机称为密勒（Mealy）型时序机。 2. 若，即输出仅仅是状态的函数，该时序机称为莫尔（Moore）型时序机。 5.1.2 时序机的状态表和状态图 状态表和状态图是时序机的两种表述形式。 状态表是用表格的方式来描述时序机的输入与状态转换关系；状态图则是用图解的方式描述上述关系。状态图更加直观，状态表适合于计算机程序化处理。实际上，状态图和状态表是等价的，可以互相转换。下面通过简单的例子来说明状态表和状态图的具体形式。 例1 101序列检测