FPGA结构与工作原理新.ppt

3.4.2 CYCLONE系列器件 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.7 编程与配置 习 题 * * 可编程的查找表: 与乘积项的可编程结构不同. 是另一种可编程逻辑的形成方法。 查找表 LUT是可编程的最小逻辑构成单元。 大部分的FPGA采用基于SRAM的查找表逻辑形成结构。 用SRAM 来构成逻辑函数发生器。 LUT 输入1 输入2 输入3 输入4 输出 一个N输入的查找表可以实现 N个输入变量的任何逻辑功能 注 3.4 FPGA结构与工作原理 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查黑 找盒 表子 输入1 输入2 输入3 输入4 什么是查找表? 基于查找表的结构模块 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 输入 A 输入 B 输入C 输入D 查找表 输出 16x1 RAM 查找表原理 多路选择器 概述 CYCLONE系列器件是ALTERA公司的一款低成本高性价比的ＦＰＧＡ． 结构 ●嵌入式阵列块（EAB） ●逻辑阵列块（LAB） ●快速通道（Fast Track）互联 ●I/O单元（IOE） 每个FPGA包含一个实现 存储和专用逻辑功能的嵌入 阵列和一个实现一般功能的 逻辑阵列. 逻辑单元（LE） FPGA结构里最小的逻辑单元。 组成： 由组合电路和时序电路两部分组成 ●一个四输入LUT（查找表）； 函数发生器 ●一个可编程的具有同步使能的触发器；时序电路 ●一个进位链； 提供LE之间非常快的进位功能 ●一个级连链； 用于连接相邻的LE， 不占局部互连通道 可以连接同一LAB中的所有LE和同一行中的所有LAB 寄存器打包: LE有两个驱动互连通道的输出信号 一个驱动局部互连 一个驱动行或列的快速通道互连 两个输出信号单独控制,可以用LUT驱动一个输出,寄存器驱动另一个, LUT 和寄存器可以作互不相关的功能,这一特性,称之为寄存器打包. 注 (1) 逻辑单元LE 图3-36 进位链连通LAB中的所有LE 快速加法器, 比较器和计数器 DFF 进位输入 (来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出 (到 LAB中的下一个逻辑单元) 进位链 查找表 LUT (1) 逻辑单元LE 图3-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns 图2-34 Cyclone LE结构图 (1) 逻辑单元LE 图3-35 LE(LC)结构图 数据1 Lab 控制 3 LE 输出 进位链 级联链 查找表 (LUT) 清零和 预置逻辑 时钟选择 进位输入 级联输入 进位输出 级联输出 Lab 控制 1 CLRN D Q 数据2 数据3 数据4 Lab 控制 2 Lab 控制 4 快速通道（FastTrack） 输入输出单元（IOE） 每个IOE包含一个双向I/O缓冲器和一个输入输出寄存器，可被用作输入输出或双向引脚 由“行互连” “列互连” 组成，可预测延时性能。 逻辑阵列（LAB） Logic Array Block 由一系列相邻的LE 构成。 每个Cyclone LAB含10个LE ，相连的进位链和极联链， LAB控制信号和 LAB局部互连,LUT链和寄存器链。 图2-37 Cyclone LAB结构 (2) 逻辑阵列LAB是由一系列的相邻LE构成的 图3-38-FLEX10K LAB的结构图 连续布线 = 每次设计重复的可预测性和高性能 连续布线 ( Altera 基于查找表（LUT）的 FPGA ) LAB LE (