VerilogHDL数字设计教程(贺敬凯)分析.ppt

1.1 电子系统设计技术的发展 1.2 数字系统典型设计流程 　　3. 布线布局(适配) 　　适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如sof、pof格式的文件。适配所选定的目标器件必须属于原综合器指定的目标器件系列。通常，EDA软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供，因为适配器的适配对象直接与器件的结构细节相对应。 　　适配器的功能就是将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、优化、布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。 　　4. 仿真 　　仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。仿真是EDA设计过程中的重要步骤。图1-3所示的时序与功能门级仿真通常由PLD公司的EDA开发工具直接提供(当然也可以选用第三方的专业仿真工具)，它可以完成以下两种不同级别的仿真测试： 　　(1) 功能仿真，就是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计要求的过程。功能仿真过程不涉及任何具体器件的硬件特性，不经历适配阶段，在设计项目编辑、编译(或综合)后即可进入门级仿真器进行模拟测试。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。 　　(2) 时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件的硬件特性参数，因而仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的适配器。综合后所得的EDIF等网表文件通常作为FPGA适配器的输入文件，FPGA适配器输出的仿真网表文件中包含了精确的硬件延时信息。 　　5. 下载和硬件测试 　　把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 1.3 HDL的发展、特点与应用 　　1. ?Verilog HDL 　　Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从事外部访问设计，包括模拟的具体控制和运行。 　　Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。 　　Verilog HDL语言从C编程语言中继承了多种操作符和结构。Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够了。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 　　Verilog HDL语言最初是1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于该设计公司的模拟、仿真器产品被广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。目前，Verilog HDL已经是公认的IEEE标准。Verilog HDL的第一个标准(IEEE Std 1364-1995)是在1995年被批准的。最新的IEEE Std 1364-2001标准与原标准相比有了显著的改进。 　　2. ?VHDL 　　VHDL的英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language，它于1983年由美国国防部(DOD)发起创建，由IEEE(the Institute of Electrical and Electronics Engineers)进一步发展，并在1987年作为“IEEE std 1076”发布。从此，VHDL成为硬件描述语言的业界标准之一。自IEEE公布了VHDL的标准版本(IEEE Std 1076)之后，各EDA公司相继推出了自己的VHDL开发环境，或宣布自己的设计工具支持VHDL。?此后，VHDL在电子设计领域得到了广泛应用，并逐步取代了原有的非标准硬件描述语言。 　　VHDL作为一个规范