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电工电子实验（2） 数字单元电路实验基础知识 组合逻辑电路实验提示 数字单元电路实验基础知识 一、数字电路设计概述 1.两种设计目的： 纯逻辑设计 科学研究，追求逻辑表述的最简化 工程逻辑设计 物理实现，追求易于实现和经济性 2.工程逻辑设计的特点： 以可以制造出电子设备为出发点，考虑现有元器件、设计人员水平、可利用的设计工具、设计的便利性、可靠性、经济性等诸多因素。 3.数字电路设计层次 电路级设计 系统级设计（大型数字系统 小型数字系统） 数字电路设计概述 数字电路的技术性和工程性 技术性：数字电路可以直接用于解决生产和生活中的实际问题，是一门实用学科。 工程性：在非理想条件下，充分了解和利用现有的条件，在整体上权衡弊利，寻求可行的最佳方案，最终实现制出电子设备的目的。 数字电路的非理想性 教材上数字电路模型没有考虑器件的延迟 数字电路可测试性差的特点 器件本身延迟、速度、成本等方面的限制 测试用仪表功能和精度的限制 数 字 电 路 概 述 数字电路设计与实验学习指导 认识电路级设计和实验的重要性 认识数字电路设计的灵活性、创造性和实用性 体会数字电路设计、测试工程性和技术性特点 书中所有的设计举例，这些例子较全面地汇集、体现了工程逻辑设计中常用的典型电路的设计思路和技巧，同时可直接作为实验中的题目的设计提示。 (详见例3-1～例3-35、书本P89页索引） 数字电路设计方法 设计原则 正确将实践需求抽象为逻辑关系（ p91例3-6） 根据电气要求选用合理元器件（P89例3-1～5） 注意：P89表3-1-3 74XX, 74LSXX,74HCXX, 4000系列 认真分析算法（P102例3-20） 考虑逻辑需求、设计的便利、器件选用、现有器件功能的扩展、成本、可测试性、可靠性等 根据制图标准，正确绘制逻辑电路图 数字单元电路实验基础知识 （一）实验室使用的TTL集成电路 TTL：晶体管－晶体管逻辑电路 74LS× × × 或 74HC× × × 74：民品 54：军品 × × × 数字序号 LS：低功耗肖特基TTL，静态功耗大，扇出能力较强。 HC：高速CMOS系列，静态功耗低，扇出能力较弱。 教材《电工电子实验技术（上册）》P88~P90有详细介绍 （二）TTL数字集成电路使用规则 1、管脚 常用TTL数字集成电路的管脚排列可查《电工电子实验手册》P84~P94，并附有功能表。 使用时请注意： A．管脚图中半圆形符号在左侧，必须将集成电路背部（印有字符）的缺口也朝左时管脚图中的管脚编号才与集成电路实际管脚编号一致，否则，将造成两种管脚号标注不一致。 B．通常集成电路背部（印有字符）的缺口朝左时，左下脚为1脚、左上脚为最大脚号（也是接电源的Vcc脚）、右下脚为接电源GND脚。在大多数电路原理图中不画出Vcc脚和GND脚，实际使用时，必须在左上脚与右下脚间接入5V直流电源，且不可接错极性。 2、 TTL工作电源 TTL器件对电源电压要求很严，电源电压(Vcc与GND之间)为+5±0.5 V，超过这个范围将损坏器件或功能不正常。TTL电路的静态电流相当可观，应使用稳定的、内阻小的稳压电源，并要求有良好的接地。 TTL器件的浪涌电流流进电源，其电源内阻会产生电压尖峰，这在电路系统中可以产生较大的干扰。因此有必要在电源接入端接几十μF的电容作低频滤波，每隔5～10个集成电路在电源和地之间加一个0.01μF～0.1μF的电容作高频滤波。 3、管脚连接中须注意的问题 输出脚 输出端决不允许直接接+5V电源或接地。除集电极开路输出和三态输出电路外，输出端不允许并联使用，否则引起逻辑混乱，甚至损坏器件。 输出高电平VOH2.5V，输出低电平VOL0.4V 输入脚 所有输入端的输入电压的允许范围为+5V～－0.7V。若大于上限值，多发射极晶体管的发射结可能击穿；低于下限值时，衬底结可能导通。这些都将影响电路正常工作，甚至损坏器件。 允许并联，可以接+5V（“1”，“VCC”）和GND（“0”） 正常工作情况下输入高电平5VVIH2V，输入低电平0VVIL0.4V 所有输入端应按逻辑要求接入电路，不要悬空处理，否则易受干扰，破坏逻辑功能。多余输入端应根据逻辑要求接高电平或接地，或与使用端并联使用。与门和与非门的多余输入端应接高电平或并联使用（当前级驱动能力较强）。或门、或非门，多余输入端应接低电平或接地。 控制脚（置“0”、置“1”、使能等） 控制脚不能悬空不用，都应根据功能要求连接相应电平/管脚/信号。 例：请分别画出下列A、B、C三种输入信号经过非门（TTL电路、工作正常）后的输出信号波形（必须注明输出信