基于FPGA的DSP开发(二)分析.ppt

5.2.7 使用嵌入式逻辑分析仪SignalTap II进行测试 只进行工程的软件仿真远远不够，必须还要进行硬件仿真，使用传统的硬件方法进行测试会有如下的一些缺点： 缺少空余I/O引脚。设计中器件的选择依据设计规模而定，通常所选器件的I/O引脚数目和设计的需求是恰好匹配的。 I/O引脚难以引出。设计者为减小电路板的面积，大都采用细间距工艺技术，在不改变PCB板布线的情况下引出I/O引脚非常困难。 接逻辑分析仪有改变FPGA设计中信号原来状态的可能，因此难以保证信号的正确性。 传统的逻辑分析仪价格昂贵，将会加重设计方的经济负担。 针对传统硬件测试的局限，Altera公司和Xilinx公司分别推出了基于JTAG的内部逻辑分析仪，Altera公司的嵌入式逻辑分析仪为SignalTap。嵌入式逻辑分析仪可以随设计文件一起下载到目标芯片中，通过JTAG引脚捕捉目标芯片内部设计者感兴趣的信号节点处的信息，而又不影响系统的正常工作。嵌入式逻辑分析仪将测得的信号样本暂存于目标器件中的嵌入式RAM中，然后通过器件的JTAG端口或ByteBlaster下载线将采得的信息传给计算机进行分析。 嵌入式逻辑分析仪SignalTap II允许对设计中的所有层次的模块的信号节点进行测试，可以使用多时钟驱动。SignalTap II具有可以灵活配置的特点，下面会介绍到。嵌入式逻辑分析仪的三项主要优点： 它们的使用不增加引脚。可通过FPGA 上已有的专门JTAG引脚访问，即使没有其它可用引脚，这种调试方法也能得到内部可视能力。 简单的探测。探测包括结点路由到内部逻辑分析仪的输入，不需要担心为得到有效信息，应如何连接到电路板上，也不存在信号完整性问题。 内核是便宜的。FPGA厂商把他们的业务模型建立于用芯片所获取价值的基础上，所以所用的调试IP 通常能以低于$1,000的价格获得。 但是，从嵌入式的逻辑分析仪的工作原理可以看出，嵌入式逻辑分析仪也有一些缺点： 内核的尺寸限制了FPGA中逻辑资源的利用。此外由于波形数据占用FPGA内部存储器，使信号采样的数据量有限。 设计工程师必须放弃把内部存储器用于调试，存储器的利用取决于系统的设计。 内部逻辑分析仪只工作于状态模式。它们捕获的数据与规定的时钟同步，而不能提供信号定时关系。 这里应用嵌入式逻辑分析仪对正弦波发生器进行测试，同时也可以掌握SignalTap II的基本使用方。在使用SignalTap II进行测试之前应该现对工程sinout进行引脚分配，引脚少了硬件测试用的DAC模块的引脚。 端口 引脚号 备注 clock B13 开发板时钟 SinCtrl Y11 多功能复用按键F1，按下为高电平 sclrp AE17 多功能复用按键F9，按下为高低电平 sinout[0] G21 sinout[1] E23 sinout[2] E24 sinout[3] B24 sinout[4] B25 sinout[5] V21 sinout[6] V20 sinout[7] AE15 引脚分配使用的方法见第二章，引脚分配完毕后，进行工程的编译，编译结束后就可以进行SignalTap II的设置了。 使用SignalTap II嵌入式逻辑分析仪进行测试的步骤如下： （1）打开SignalCompiler转换成的sinout.qpf，选择file菜单，点击new，出现new窗口，在其中选择other files页，选择SignalTap II file，出现SignalTap II编辑窗口。 （2）调入待测信号。首先右键单击Instance Manager栏下的Instance下面的auto_signaltap_0，在弹出菜单中选择rename，将其更名为sinoutsignal。sinoutsignal代表一组待测信号，现在将待测信号加入到其中。在sinoutsignal栏下的空白处双击，会弹出Node Finder窗口，单击list按钮，会出现和该工程相关的所有信号，包括内部信号。选择输出总线信号sinout。单击OK按钮即将选择的信号加入到SignalTap II信号观察窗。 Node Finder窗口 添加了观察信号的SignalTap II编辑窗口 （3） 设置SignalTap II 在SignalTap II的Setup页中，单击全屏按钮，右上角图标。出现全屏编辑窗口。首先设置逻辑分析仪的工作时钟Clock，单击Clock栏左侧的”…”按钮，出现Node Finder窗口，选中工程的主时钟clock作为逻辑分析仪的采样时钟；然后在Data栏中的Sample Depth下拉框中选择1K。这个采样深度适用于一个Instance所有的信号，所以必须根据测试要求、信号数量、以及工程占用ESB/M4K存储