数字系统设计常见组合逻辑电路分析报告.pptVIP

第三部分Verilog HDL 语言 一、用 Verilog HDL描述电路模块小结 模块中最重要的部分是逻辑功能定义部分。 有3种方法可在模块中产生逻辑功能： （1）用实例元件：内置门元件、开关元件、自行设计生成的元件。（结构描述） 如：and #2 ul(q,a,b) 端口信号名称可以采用位置关联方法和名称关联方法进行连接。 （2）用“assign”声明语句连续赋值。（数据流描述） 采用“assign”语句是描述组合逻辑电路最常用的方法之一。 （3）用“always”或“initial”过程块。 （行为描述） 使用initial和always的区别 “always”块既可用于描述组合逻辑，也可描述时序逻辑。 always语句是不断地重复活动的，直到仿真过程结束。但always语句后的过程块是否运行，则要看它的触发条件是否满足，如满足则运行过程块一次，再次满足则再运行一次，直至仿真过程结束。 “initial”块一般用于变量初始化及仿真波形产生。 Initial语句只执行一次。 一个模块中这三种表达方式是并发执行的，有多个实例元件、“assign”声明语句、“always”块也是并发执行的。但“always”块内是顺序执行的。 在一个模块中，使用initial和always语句的次数是不受限制的，它们都是同时开始运行的。 行为描述 “always”或“initial”过程块构成了行为级建模的基础，即所有行为级语句只能出现在这两种块之中。 只有实例元件和“assign”连续赋值语句可以独立在块外。 行为级描述时如果分支条件比较少，且有先后顺序，选择if-else语句； 如果条件分支比较多，使用case（casez、casex）语句更加方便。 循环语句有4种(for、 repeat、 while 、forever)，建议首选for语句。 二、常用组合电路模块的设计 组合逻辑电路在数字系统中起着基本组件的作用。 组合逻辑电路包括：门电路、双向三态门、加法器、多路选择器、比较器、乘法器、总线等。 寄存器与锁存器 寄存器与锁存器的异同： 相同点： 功能相同，都具有保存数据的功能。 区别：锁存器一般是由电平信号来控制的，属于电平敏感型，而寄存器一般由同步时钟信号控制，属于边沿敏感型， 若数据有效滞后于控制信号有效，则只能使用锁存器，若数据提前于控制信号，并要求同步操作，则可以选择寄存器来存放数据 6、循环左移寄存器 module shifter(clk，clr，dout，load，d); input clk，clr，load； input[7:0]d; output[7:0] dout; reg[7:0] dout; reg din; always @(posedge clk) begin if(clr) dout=8‘b0; //同步低电平复位 else if(load) dout=d; //同步高电平置数 else begin din=dout[7]; //循环左移 dout=dout1; dout[0]=din; end end endmodule 仿真波形 仿真波形 * * 一、 初识Verilog HDL 三、Verilog HDL 行为语句 主要内容： 二、 Verilog HDL 基础 四、Verilog HDL设计风格 五、常见组合与时序逻辑电路Verilog HDL描述 常用组合电路模块的设计 常用时序电路模块的设计 常见组合与时序逻辑电路Verilog HDL描述 用 Verilog HDL描述电路模块小结 （一）简单组合电路的描述 1、基本门电路的描述 （2）用assign连续赋值语句描述 module gate1(F,A,B,C,D); input A,B,C,D;output F; assign F=(~(AB))|(BCD); //连续赋值语句 endmodule （3）用过程语句always块描述 module gate2(F,A,B,C,D); input A,B,C,D; output F; reg F; always @(A or B or C or D) //always过程语句 F=~(AB)|(BCD); endmodule （1）调用内置门元件描述 module gate3(F,A,B,C,D); input A,B,C,D; output F; nand (F1,A,B); and(F2,B,C,D); or(F,F1,F2); //调用内置门 end